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MODELADO SIMPLE DEL TRANSISTOR MOS PARA TECNOLOGIA 1.2µm
A. Herrera-Favela y F. Sandoval-Ibarra
Electronics Design Group
CINVESTAV, Guadalajara Unit
Prol. López-Mateos Sur 590, 45235 Guadalajara JAL. (México)
aherrera@gdl.cinvestav.mx
sandoval@cts-design.com
RESUMEN
En este documento se presenta un modelado matemático del transitor MOS. El propósito es proporcionar, a todo estudiante
que incursiona al diseño de sistemas analógicos, una aproximación que le permita con su diseño a-mano reproducir -en
buena medida- los resultados que se obtienen de programas de simulación de circuitos de propósito general, como Spice. Se
proporcionan resultados comparativos que permiten observar la utilidad de los modelos propuestos. Este modelado,
extensivo a otras tecnologías, corresponde a un proceso de fabricación de circuitos integrados CMOS, 1.2µm, pozo N, dos
niveles de poly y dos metales.
SUMMARY
In this paper a MOS transistor mathematical model is presented. The goal is to provide, to undergraduate students, an
approximation that allows him/her to calculate -by hand analysis- results as similar as Spice provides. Comparative results
that shown the usefulness of the proposed model are given. The proposed model, which can be matched to other
technologies, is focused to a CMOS technology, 1.2µm, N-well, two metal levels and two polysilicon layers.
MODELADO SIMPLE DEL TRANSISTOR MOS PARA TECNOLOGIA 1.2µm
A. Herrera-Favela y F. Sandoval-Ibarra
Electronics Design Group
CINVESTAV, Guadalajara Unit
Prol. López-Mateos Sur 590, 45235 Guadalajara JAL. (México)
aherrera@gdl.cinvestav.mx
RESUMEN
En este documento se presenta el modelado matemático
del transitor MOS. El propósito es proporcionar, a todo
estudiante que incursiona al diseño de sistemas analógicos,
una aproximación que le permita con su diseño a-mano
reproducir -en buena medida- los resultados que se
obtienen de programas de simulación de circuitos de
propósito general, como Spice. Se proporcionan resultados
comparativos que permiten observar la utilidad de los
modelos propuestos. Este modelado, extensivo a otras
tecnologías, corresponde a un proceso de fabricación de
circuitos integrados CMOS, 1.2µm, pozo N, dos niveles de
poly y dos metales.
1. INTRODUCCION
En la actualidad, el diseño físico es una actividad que
evoluciona con el desarrollo de la tecnología de
fabricación de circuitos integrados. En el pasado, el diseño
de circuitos en tecnología MOS no consideraba diversas
no-idealidades debido al uso de transistores de gran canal,
es decir, mucha de la tarea del diseñador consistía en el
diseño denominado top-down y, en muy pocas situaciones,
se involucraba en el diseño a nivel transistor. La razón es
simple, los modelos simplificados o aproximados en
programas de simulación de circuitos de propósitos
generales, como SPICE, reproducen bien el desempeño de
los circuitos y/o de los sistemas. Luego, con el
advenimiento de tecnologías de canal corto, diversos
factores físicos están presentes y, el desarrollo de modelos
compactos de alta confiabilidad se convirtió en una
necesidad. En la práctica, tanto el modelado del transistor
MOS como el desarrollo de modelos matemáticos
constituyen enormes campos de aplicación, los cuales no
serán descritos en este documento por cuestiones de
espacio. Pero, el propósito del presente documento es
mostrar una aproximación simple que permita al estudiante
que incorpora por primera vez al diseño de circuitos y
sistemas en tecnología MOS, reproducir de manera rápida
los resultados que se obtienen de programas de simulación
sandoval@cts-design.com
de propósitos generales. Adicionalmente, se pretende que
al usar modelos aproximados la motivación en el diseño se
incremente de modo que se cultive el interés en el diseño
de sistemas de mayor complejidad. Por otro lado, si bien es
cierto que un adecuado modelado del transistor debe estár
basado en la física del dispositivo [1], también es cierto
que un modelo matemático aproximado es un vehiculo de
diseño que permite enfrentar las limitaciones tanto de la
eficiencia del proceso de diseño como de las capacidades
del producto terminal. Por lo anterior, el modelado del
MOS que se presenta en este documento corresponde a la
tecnología CMOS 1.2µm, pozo N, dos niveles de poly y
dos metales.
Este artículo está estructurado de la siguiente manera. La
sección 2 presenta los conceptos básicos que dan lugar al
modelo propuesto. El desarrollo y el procedimiento de
ajuste de cada término del modelo matemático es descrito
en la sección 3, mientras que un ejemplo de la utilidad del
modelo propuesto se da en la sección 4. Finalmente, la
sección 5 presenta las conclusiones del presente trabajo.
2. CONCEPTOS BASICOS
Para el análisis de circuitos analógicos se asume que los
transistores MOS operan en su región de saturación. El
modelo simple para el transistor NMOS en esta región de
operación es
ID =
1
W
µ n C ox  (VGS − VTn )2 (1+ λVDS )
2
L
(1)
donde µn es la movilidad de portadores, Cox la capacitancia
del óxido de compuerta, W y L representan el ancho y
largo del canal de conducción, respectivamente.
Finalmente VTn es el potencial de encendido del transistor
y λ es el factor de modulación de canal. Para transistores
de gran canal el factor λ presenta pobre influencia y el
transistor, en efecto, puede considerarse como el
equivalente a una fuente de corriente controlada por
voltaje. Sin embargo, para transistores de canal corto la
aproximación dada en (1) no representa un modelo de
diseño adecuado.
A partir del modelo simple se considera que el límite
entre la región lineal y la de saturación está dada por
VDSAT=(VGS-VTn), término que se denominará de aquí en
adelante VDSAT-SIMPLE. En la práctica, al considerar el
modelo tecnológico del transistor -proporcionado por el
fabricante- se obtienen los resultados mostrados en la Fig.
1, donde cada curva corresponde al potencial de compuerta
indicado. Se puede observar que el VDSAT-SPICE obtenido
del simulador (mostrado con flecha en la figura) no
corresponde al que se obtendría mediante VDSAT-SIMPLE.
geometría, estarán formados por la conexión en paralelo de
tantos transistores como sean necesarios. Del punto de
vista del simulador, éste usará únicamente los algorítmos
asociados al transistor patrón. Por lo anterior, el modelo
que se propone está dado por (2), donde la obtención de
n
V'DS,nVDSAT-MOD , nλMOD y nΠ se describirá en las
siguientes secciones.
I D,n = µ n C ox
W
Πn
2L
n
[
n '
2
n
VDSAT
− MOD 1 + λ MOD VDS
]
(2)
3. DESCRIPCION DEL MODELO PROPUESTO
Como se mencionó con anterioridad, el voltaje de
saturación determina la frontera entre las regiones líneal y
de saturación del transistor. Este potencial se denota como
n
VDSAT-MOD y, en efecto, es un parámetro que es función
del potencial compuerta-fuente VGS. Por otro lado, para ser
congruente con la modulación de canal, se define el
potencial nV'DS qué es función tanto del potencial de
compuerta como de VDS.
Fig. 1 Simulación spice para un transistor NMOS con
geometría W=6.0µm y L=3.0µm
Un punto importante a destacar es el aumento de la
pendiente de la curva que se presenta en la región de
saturación conforme la longitud de canal se minimiza. Es
claro que la longitud mínima es LMIN=1.2µm, dada
usualmente por 2λ
λ, donde λ se denotará de aquí en
adelante como λ' para diferenciarla del factor de
modulación de canal. Es claro que λ' es la longitud mínima
de diseño a nivel layout. Luego, a partir de (1) y usando los
parámetros del transistor MOS es posible determinar la
geometría necesaria para obtener una corriente ID. Cuando
este transistor es simulado se obtiene una corriente ID-SPICE
que es muy diferente de la requerida. Aquí, algunos
diseñadores definen un parámetro de ajuste geométrico
αn= ID / ID-SPICE, con lo cual se modifica el ancho W del
transistor y realizando una nueva simulación se obtiene,
generalmente, una corriente cercana a la requerida. En
términos generales este es un método denominado pruebay-error que no siempre proporciona resultados adecuados.
El problema de fondo son los algorítmos con los que el
simulador genera los parámetros del punto de polarización
del transistor [2]. Por lo anterior, si el propósito es
reproducir, en buena medida, los resultados del simulador
a través del trabajo a-mano que se realiza en el aula, es
necesario definir un procedimiento que permita realizar tal
tarea. Para ello en este documento se propone realizar todo
diseño a partir de un transistor patrón, el cual estará
definido por una relación (W/L)P. En consecuencia, todo
diseño posterior cuyos transistores resulten de gran
3.1 Potencial de saturación
Para determinar una forma analítica simple para este
potencial, se captura nVDSAT-SPICE para diversos potenciales
de compuerta-fuente, de manera que con el conjunto de
puntos mostrados en la Tabla 1 se procede a obtener una
regresión potencial. De ello se deduce la siguiente
expresión
n
VDSAT − MOD = ∆ n (VGS − VTn ) δn
(3)
donde ∆n=0.8938, δn=0.7771 y (VGS-VTn) es básicamente
VDSAT-SIMPLE. Aquí VGS es un parámetro que está bajo el
control del diseñador, mientras que VTn es un parámetro
proporcionado por el fabricante.
VGS
1
2
3
4
5
VDSAT-SIMPLE
0.3748
1.3748
2.3748
3.3748
4.3748
VDSAT-SPICE
0.425
1.13
1.75
2.31
2.83
Tabla 1.
Tabulación del potencial de saturación
proporcionado por SPICE en función del potencial
compuerta-fuente. Los valores en la columna intermedia
son para propósitos comparativos.
3.2 Carcaterística ID-VDS
Para transistores de canal corto, operando en la región de
saturación, el transistor MOS no solo es una fuente de
corriente controlada por VGS sino también por VDS. Esta
última dependencia es menor conforme el valor de VGS sea
menor, sin embargo, es prudente determinar esta
característica para potenciales de hasta 5V.
Para VDS≥VDSAT-MOD la característica ID-VDS es
aproximadamente una recta de pendiente m, de manera que
existe un conjunto de valores {m} que son función de VGS.
Para determinar una forma analítica simple que permita
representar el efecto de la modulacion de canal, se
capturan las curvas de respuesta Spice para diversos
potenciales de compuerta-fuente, de manera que con este
conjunto de curvas se procede a obtener una regresión
potencial. De ello se obtiene la siguiente expresión.
n
λ MOD =
VGS
7
 1
−2 
 35 + VGS 


(4)
En este resultado el segundo sumando es adecuado para
ajustar la característica corriente-voltaje para potenciales
VGS de hasta 5V. Luego, el valor asociado a nV'DS es
n
'
VDS
= VDS − ∆ n (VGS − VTn ) δn
(5)
Sin embargo, se sabe que para diferentes valores del
potencial VGS, la región de inversión experimenta
diferentes niveles de dispersión, en otras palabras, la
movilidad de portadores es función del nivel de inversión
en la superficie del material semiconductor. Por esa razón,
los simuladores asocian diversos valores de movilidad,
cuya selección depende de las condiciones de polarización
del transistor. Por lo tanto, para evitar en el trabajo a-mano
tal dificultad es que se introduce la constante Πn cuyo
valor aproximado es 7/6. La Fig. 2 muestra la característica
ID-VDS proporcionada por el simulador y la obtenida de (2)
para el transistor patrón.
I D , p = µ p C ox
W
Πp
2L
p
[
2
p
p '
VDSAT
− MOD 1+ λ MOD VSD
]
(6)
p
VDSAT − MOD = ∆ p ( VSG − VTp )
p
'
VSD
= VSD − ∆ p (VSG − VTp )
δp
δp
(7)
(8)
donde ∆p=0.7569, δp=0.968, Пp=7/6 y (VSG-VTp) es
µp es la movilidad para
básicamente VDSAT-SIMPLE,
portadores de carga positiva y VTp es el potencial de
encendido del transistor.
4. ESPEJO DE CORRIENTE SIMPLE
A manera de ejemplo, considerar el diseño de circuitos en
modo corriente. En esta técnica de diseño el bloque activo
es el denominado espejo de corriente. La Fig. 3 muestra el
espejo de corriente simple compuesto por una fuente de
corriente IBIAS y los transistores Mn1 y Mn2. Aquí, Vmin es
el potencial mínimo necesario para que Mn2 conduzca una
corriente de saturación ID=IBIAS. Como se muestra en la
figura Mn2 proporciona una corriente idéntica a Mn1, y este
espejo se denomina 1:1. Para que el espejo conduzca una
corriente de 10µA es necesario, a partir de (2), obtener la
geometría del transistor NMOS. Asumir que el transistor
opera en la región de saturación, entonces a partir de (1.1)
se determina el valor de W/L. Es importante recordar que
Cox es una razón de valores dada por εox/tox donde εox
(0.35x10-10 F/m) es la constante dieléctrica del óxido de
compuerta. Se puede asumir que un valor típico para el
potencial de saturación es del orden de 200 mV, de modo
que para asegurar que el transistor opera más allá de ese
valor se propone usar el doble (400mV). De esta manera la
geometría resultante es W/L= 2.4µm/1.8µm.
Fig. 2 Gráfica comparativa de simulación spice para un
transistor NMOS y del modelo del transistor patron con
geometría W=1.8µm y L=1.8µm.
Fig. 3 Espejo de corriente simple. En la práctica, la fuente
de corriente IBIAS es un transistor PMOS.
Siguiendo un procedimiento análogo al descrito, el modelo
propuesto para un transistor PMOS está dado por
A manera de comparación, usando (1) la razón geométrica
que se obtiene es W/L= 1.63. Luego, si L=1.8µm el valor
de W es 2.93µm. Tal dimensión no puede ser fabricada
debido a que ese valor no es múltiplo de λ'. Para una
tecnología 1.2µm, λ'=0.6µm, y el valor de W deberá ser
5λ' (3.0µm). Para W=3.0µm la simulación proporciona
una coriente de 11.6µ A, siendo ésta diferente del valor
requerido.
Cabe señalar, que en el proceso de diseño es importante
considerar diversas no-idealidades que pueden afectar el
desempeño del circuito bajo análisis. Algunas de ellas se
refieren a los efectos no deseados que introducen los PADs
de salida [3] y aquellos debidos al encapsulado y en
general al denominado set-up [4]. Sin embargo, si bien es
cierto que en el diseño del espejo simple no se consideran
tales efectos, también es cierto que el propósito inicial de
este documento es proporcionar un modelo simple que
permita al estudiante dimensionar y obtener resultados
similares, del punto de polarización, a los proporcionados
por Spice.
5. CONCLUSIONES
Considerando que los algorítmos que se incorporan en
programas de simulación de circuitos de propósitos
general, como Spice, no siempre están al alcance del
diseñador y porque los modelos que el simulador aplica a
cada transistor depende de su geometría, en este artículo se
presenta un modelado matemático para el transitor MOS.
Este último se denomina transistor patrón y, se
recomienda, usarlo para realizar todo circuito de mayor
complejidad. En consecuencia, todo diseño cuyos
transistores resulten de gran geometría, estarán formados
por la conexión en paralelo de tantos transistores como
sean necesarios. Del punto de vista del simulador, éste
usará únicamente los algorítmos asociados al transistor
patrón.
Por lo anterior, el propósito es proporcionar, a todo
estudiante que incursiona al diseño de sistemas analógicos,
una aproximación que le permita con su diseño a-mano
reproducir -en buena medida- los resultados que se
obtienen de programas de simulación de circuitos de
propósito general. Este modelado, extensivo a otras
tecnologías, corresponde a un proceso de fabricación
CMOS, 1.2µm, pozo N, dos niveles de poly y dos metales.
Agradecimientos
Uno de los autores (A. Herrera-Favela) agradece el apoyo
económico otorgado por CONACyT-México. Esta
investigación se realizó con financiamiento del
CONACyT-Mexico (convenio 38951-A).
Referencias
[1] Daniel Foty, Re-generalizing the MOS transistor for
improved analog design and extension to nanotechnology:
New rules for a new century, Proc. of the 4th Electronic
Circuits and Systems Conference, pp. 87-96, September
11-12, 2003, Bratislava, Slovakia
[2] Phillip E. Allen and Douglas R. Holberg, CMOS
Analog Circuit Design, Oxford University Press, New
York, 2002
[3] J.B. Cob-Sulub, Diseño de PADs analógicos: Una
Revisión, Aceptado para su presentación en el X Workshop
Iberchip, Marzo 10-12, 2004, Cartagena, Colombia
[4] R. Rodríguez-Calderón and F. Sandoval-Ibarra,
Explaining the Unexpected Performance of a SwitchedCurrent Σ∆ Modulator, Proc. of the 4th Electronic Circuits
and Systems Conference ECS'03, pp. 127-130, September
11-12, 2003, Bratislava, Slovakia