Download El bus PCI - ¡Bienvenido a paloalto.unileon.es!

El bus PCI (Peripheral
Component Interconnect)
Introducción general y descripción
funcional.
©2005, José Mª Foces Morán
Motivación del bus PCI.

Bus de altas prestaciones:




Original de Intel



Conexión de adaptadores de periféricos
Sistemas [procesador-memoria]
Chips
Hoy bajo el control de un consorcio: PCI SIG (Special
Interest Group)
Sustituyó a los buses ISA/EISA/VL/MCA, etc.
HP e IBM han propuesto un nuevo standard PCIExpress.
© 2005, José María Foces Morán
El conector PCI

Contiene un índice que
impide la inserción por
error en un zócalo no
compatible
© 2005, José María Foces Morán
Una placa principal con zócalos PCI
© 2005, José María Foces Morán
Un sistema computador basado en el bus PCI
© 2005, José María Foces Morán
Un sistema computador basado en el bus PCI
¡Es este bus
el que
estamos
estudiando!
© 2005, José María Foces Morán
Protocolo síncrono (mixto)


Todas las transferencias son relativas al reloj
clk (33MHz, 66MHz)
Bus de datos/direcciones multiplexadas
AD[31:0]

Ventajas:




Menor coste
Menor tamaño
Diseño físico de PCBs más fácil
Especificaciones de 32 y 64 bits

Zócalo normal y extendido
© 2005, José María Foces Morán
El bus PCI: Con mas detalle
BUS PCI: Lineas compartidas
© 2005, José María Foces Morán
¿Cómo son los ciclos de bus?

Address phase.



En el primer ciclo de reloj (clk) se activa la señal
#frame
Esto indica que hay una dirección de memoria estable
en el bus multiplexado address/data AD[31:0].
Data phases.


Uno o mas ciclos de reloj
AD[31-0] contiene los datos transferidos
© 2005, José María Foces Morán
Accesos a dispositivos

Las operaciones de i/o que acceden a un
periférico PCI suelen durar un solo ciclo de
reloj


Sólo una fase de datos (Data phase)
Las operaciones de acceso a memoria son
siempre en bloque o ráfaga (burst)

Múltiples fases de datos seguidas que leen o escriben
posiciones de memoria consecutivas.
© 2005, José María Foces Morán
Iniciadores (bus masters)

Terminología específica PCI

Iniciador: El bus master


Fija los valores de las señales C/BE[3:0]#
Define el ciclo de bus






Memory read
Memory write
i/o read
i/o write
Etc.
Las señales C/BE[3:0]# sirven como byte enables en las
fases de datos
© 2005, José María Foces Morán
Destinos (targets)

El elemento target (destino)


Es el elemento conectado al bus PCI direccionado en un
determinado ciclo de bus por parte del initiator
Wait states


Son fases de datos
Sirven como ciclos de espera, para adaptar velocidades



IRDY#: En estado no-activo indica que el initiator define esta
fase de datos como wait state (estado de espera)
TRDY#: En estado no-activo indica que el target define esta
fase de datos como wait state
Por tanto, en un estado de datos válido las señales IRDY# y
TRDY# estarán activas las dos en el flanco activo de reloj
© 2005, José María Foces Morán
Terminación temprana de un ciclo de bus

Desde el initiator:


Desde el destino


De-aserción de frame#
Aserción de #stop
Tres tipos de uso de #stop

Terminate and re-arbitrate


Retry


Terminar el ciclo y obtener el bus de nuevo
Re-intento de transferencia directa
Disconnect

Desconexión del bus
© 2005, José María Foces Morán
Arbitraje distribuido del bus PCI

Un iniciador solicita el bus asertando REQ#
(Request)




Es el árbitro central el que concede el bus asertando
la señal GNT# (Grant)
El par [REQ#, GNT#] es único para cada zócalo
del bus
El algoritmo de arbitraje trata de ser justo
No consume ciclos de reloj

Virtualmente instantáneo
© 2005, José María Foces Morán
Mecanismo de configuración


Se trata de un mecanismo riguroso
Cada dispositivo PCI contiene
registros que le permiten
identificarse de manera unívoca





ID
Fabricante
Direcciones de i/o
Direcciones de memoria (buffers, fifos)
Niveles de interrupción
© 2005, José María Foces Morán
Señales eléctricas y tecnología electrónica


Soporta niveles de 5v y 3.3v
Las tarjetas PCB tienen un índice mecánico que impide
la inserción erronea en un zócalo no compatible

No es compatible TTL

Implementado en ASICs


Application-Specific integrated circuits
El número máximo de zócalos por bus PCI es de 4

Puentes PCI-PCI (bridge)
© 2005, José María Foces Morán
Descripción de las señales del bus PCI-64











Address/Data Bus:
System Bus:
Interface Control Bus:
Parity Bus:
Errors Bus:
Command/Byte Enable:
64MHz Control:
Ack/Req
Cache:
Interrupt bus:
JTAG Bus:
Power:
64bit Address; 64bit Data, Time Multiplexed
2bits; Clock/Reset
7bits; Ready, Acknowledge, Stop.
2 bits, 1 for the 32 LSBs and 1 for the 32 MSB bits
2 bits, 1 for Parity and 1 for System
8 bits (0-3 @ 32bit, and 4-7@ 64bit Bus)
6 bits; (2) Enable/Running, (2) Present, (2)
2 Bits
4 bits
5 bits
+5, +3.3, +12, -12v, GND
© 2005, José María Foces Morán
Sistema basado en HUBs de alta velocidad
de intel
© 2005, José María Foces Morán
Aspecto de un chip set PCI




Un nuevo tipo de
controlador de memoria
con gráficos incluidos
Hasta 512Mb de SDRAM
Con codec de audio
incorporado
Sin bus ISA
© 2005, José María Foces Morán