Download Resumen y conclusiones de la discusión

Resumen de Reunión de Trabajo: T13
Fecha: 12 de Noviembre de 2014.
Lugar: IMSE (Sevilla)
Participantes:
US-IMSE: Francisco Fernández, Elisenda Roca y Rafael Castro.
UPC: Diego Mateo y Enrique Barajas.
UAB: Montserrat Nafría y Javier Martín.
Objetivo de la reunión
Analizar posibles problemas y alternativas a considerar durante el diseño y fabricación del chip
correspondiente a T13 (array de transistores para análisis de fiabilidad). Proponer una primera
versión de la celda unidad.
Orden del día
1. Presentación del estado del arte.
2. Presentación y discusión de la primera versión de array, propuesta por UAB como
responsable de la tarea
3. Presentación y discusión de las posibles alternativas tecnológicas para la implementación
del chip.
Los documentos asociados a cada uno de estos puntos están disponibles en el Dropbox.
Resumen y conclusiones de la discusión
Problemas a tener en cuenta
Tras el análisis de los distintos arrays que se han descrito en la bibliografía, se identifican los
siguientes problemas, que deberán tenerse en cuenta durante el diseño del array.
- Temporización de la secuencia de medida. Deberá tenerse un control muy preciso de los
timmings de ejecución. Para dotar de flexibilidad al array, se decide que éstos se fijarán
externamente, mediante software.
- Caídas de tensión en las interconexiones por las corrientes de fugas. Deberán evaluarse las
corrientes en las celdas individuales y la total en el array. Posibles soluciones:
-
Usar force-sense wiring ? Hay dudas sobre su efectividad
-
Limitar el tamaño del array, distribuyendo los dispositivos en bloques del tamaño
adecuado (a determinar mediante simulación)
1
Tecnología de fabricación y encapsulado
Tras analizar las distintas alternativas tecnológicas, el número de chips a encapsular y el
conjunto de chips a fabricar en el proyecto, se acuerda diseñar el chip en tecnología UMC de
65nm.
Área de chip: 1875um x 1875um. ; Precio de la fabricación 8870€
UAB iniciará la adquisición del software CADENCE y del kit de diseño UMC 65nm, puesto que
no están disponibles en el grupo.
Se incluye en la discusión las distintas alternativas de encapsulado de los chips. El estrés a
temperaturas elevadas puede ser un factor limitador, puesto que los chips cerámicos son muy
caros. Parece ser que el encapsulado plástico, más económico, puede soportar temperaturas
de hasta 80oC. Esta temperatura puede ser suficiente, por lo que, en principio, se opta por esta
alternativa.
Precio del encapsulado 50€. Se encapsularán aproximadamente 20 unidades, tal y como
consta en el presupuesto de la propuesta.
Diagrama de bloques de la celda básica
Se establece el esquema de la celda unidad a implementar (ver figura 1)
es
es
e
e
ógica
elección
ógica
elección
odo
Figura 1. Celda unidad propuesta.
El número de DUTs dentro de cada chip no se podrá estimar hasta que no se conozca cuanta
área ocupa la celda unidad y las corrientes de pérdidas.
Se mirará si es posible implementar las puertas de paso en los MUX con transistores ‘lowleakage’.
Debe implementarse un sensor de temperatura en el chip ? A tener en cuenta.
Para empezar a trabajar, antes de empezar con CADENCE, UAB simulará el comportamiento de
la celda básica con SPICE (en una tecnología arbitraria) para evaluar cómo afectan distintos
2
parámetros de los transistores en el comportamiento de la celda y reproducir su
funcionamiento en función de las tensiones en las distintas líneas.
Medida de la corriente de salida (tensión umbral) del DUT
Deberá realizarse una conversión corriente-tensión, para facilitar la medida de la celda.
Se considera la posibilidad de utilizar un módulo ultrafast para la caracterización del chip. En el
futuro se deberá decidir si este módulo ultrafast está integrado en el chip o se añade
externamente. Dependerá en parte de las dificultades de diseño de este módulo: hay librerías
disponibles que se puedan utilizar? 3, debe ser lineal o logarítmico ?.
La caracterización del chip se controlará mediante una placa FPGA, que determinará las
señales de control y su temporización.
Para la lectura se considerará la posibilidad de utilizar un conversor ADC de alta resolución y
alta velocidad, en lugar de un osciloscopio. Analog Devices ofrece conversores en placa con
software por 600€)
http://www.analog.com/en/analog-to-digital-converters/adconverters/ad9467/products/product.html
Trabajo inicial (UAB)
Para empezar a avanzar en el diseño, se comenzará de manera inmediata con la simulación del
esquemático de la celda unidad.
3