Download Proceso de fabricación CMOS

Fabricación
de
Circuitos
Integrados
María Isabel Schiavon - 2006
CRECIMIENTO
EPITAXIAL
CMOS
pular
o
p
s
á
m
a
gí
La tecnolo
iD
VDD
Simplicidad de diseño
eo
A
B
C
.5VDD
Baja disipación
Altos niveles de integración
D
VTN
VC
E
ei
VDD+ VTP VDD
VG=V ⇒ NMOS
conduce
VG=0 ⇒ NMOS
cortado
VG=0 ⇒ PMOS
conduce
VG=V ⇒ PMOS
cortado
Si Vi=0 (source) ⇒
C se descarga totalmente
Si Vi=V (drain) ⇒
C se carga hasta VC=V-VT
Si Vi=V (source) ⇒
C se carga totalmente (VC=V)
Si Vi=0 (drain) ⇒
C se descarga hasta VC=VT
-VG
Puerta de Transmisión
Los dos transistores conducen al mismo tiempo
Inversor
CMOS
V DD
VDD
vi = vGS N
v DS N = vo
vo
vi
vi
vo
VTN > 0
VTP < 0
V SS
v DS P = v DS N − VDD
vGS P = vi − VDD
VSS ≤ 0
V SS
i D N = − i DP
vi = vGS N < VTN
VDD
vGS P = vi − VDD < VTP < 0
QP
Qn
cortado
v DS N = vo ≈ VDD
v G S N > V TN
Qp
vi
conduce
zona corriente cons tan te
Q n con du ce
v DS N > vGS N - VTN
vGSP = vi − VDD
Qn zona cte . cte .
v DS P = vo - VDD
vo
D
v DS N < vGS N - VTN
v DS P > vGS P − VTP zona cte . cte .
Qn zona resistiva
v DS P < vGS P − VTP zona resistiva
QN
vi < VTN
VDD
zona A
QP
vi
vo
D
QN
zona B
vo
id
V DD
A
B
v DS P < vGS P - VTP
Qn corte
Qp zona resistiva
vi ≥ VTN
v DS N > vGS N - VTN
v DS P < vGS P - VTP
.5VDD
V TN
Qn zona cte. cte.
Qp zona resistiva
vi
VDD
vi
A
B
DD
v DS N > vGSN - VTN
vo
D
V
vi ≥ VTN
QP
vo
id
zona C
v DS > vGSP - VTP
QN
C
.5VDD
P
Qn y Qp zona cte. cte.
i DS N = − i DS P
βN
2
(v −V )
i
TN
2
=
βP
2
(v −V
i

vi =  VDD + VTP + VTN


DD
βN
βP
− VTP
)
VTN
2
vi
VC
Dos fuentes de
corriente en serie
−1

βN 
  1 +
 = VC
βP 

iDP
iDN
VDD
zona D
VDD
QP
vi
vo
D
id
vo
A
B
v DS N < vGS N - VTN
QN
Qn zona resistiva
Qp zona cte. cte
C
.5VDD
zona E
v i ≥ VDD - VTP
v DS P > vGS P - VTP
v DS N < vGS N - VTN
D
VTN
VC
E
vi
VDD + VTP VDD
Qn zona resistiva
Qp cortado
vo
Influencia de las
características de
los transistores
VDD
Características de
conmutación
vi
β / β =1
N
.5VDD
td
P
vo
βN/ βP= 0,1
βN/ βP= 10
VTN
t
tr
tf
v
VDD+ VTP VDD i
t
.5VDD
Margen de ruido
eo
V
V
OH
~V
DD
OHmín
NMH
dvo
= -1
dv i
V
IHmín
V
ILmáx
V
OLmáx
NML
V ~0
OL
V + V TP V
DD
VTN
V
V
IL
IH
ei
DD
Proceso Pozo N
Proceso Doble Pozo
Proceso Pozo P
Proceso SOI
Sección inversor CMOS
Proceso Pozo N
Vista NMOS
Layout inversor CMOS
Inversor CMOS
Layout
VSS
VDD
vout
v in
Sección
N+
SiO2
N+
P+
P+
Pozo N
Sustrato P
CMOS: etapas proceso fabricación
Máscara 1
Difusión de pozo
Pozo
ÓXIDO DE CAMPO
N-WELL
SUSTRATO P
CMOS: etapas proceso fabricación
Máscara 2
Definición de
áreas activas
Área activa
ÓXIDO FINO
CMOS: etapas proceso fabricación
Máscara 3
Definición de
las puertas
Polisilicio
POLISILICIO
CMOS: etapas proceso fabricación
Máscara 4
Difusión n+
MOS canal N
Implante N+
N+
N+
CMOS: etapas proceso fabricación
Máscara 5
Difusión p+
MOS canal P
Implante P+
P+
P+
CMOS: etapas proceso fabricación
Máscara 6
Perforaciones
de contacto
Contactos
CMOS: etapas proceso fabricación
Máscara 7
Metalización
Metal
Máscara 7 Metalización
Máscara 8
Pasivación
Conexionado (micro soldaduras )
Lay-outs
Latch-up
Generación
de un camino de baja
impedancia entre alimentación
y tierra en un CI CMOS debido
a la formación de transistores
bipolares parásitos.
T1 y T2 conforman un
tiristor
Valores elevados de
Rs y Rw provocan la
conducción de T1 y T2,
la realimentación
positiva intrínseca
provoca un cortocircuito
permanente entre Vdd y
masa ⇒ LATCH-UP.
Precauciones
Aumento número de contactos
pozo y sustrato. Proximidad a
las fuentes de conexión
Aumento de la distancia
entre dispositivos P y N
Anillos de guarda
Rs
Reducción de la resistividad
de sustrato y pozo
Minimización de la ganancia
de los transistores parásitos
Diseño de circuitos electrónicos
ETAPAS DEL
PROYECTO
especificación
circuito
Concepción
y diseño
prototipos
ensayo,
verificación
caracterización
Fabricación
en serie
definición
arquitectura
verificación
funcional
diseño lógico
y verificación
Diseño Circuital
y verificación
Diseño a nivel transistores
Dimensionamiento transistores
Simulación eléctrica pre lay-out
Layout y verificación reglas
Extracción del circuito
diseño circuital
y verificación
Simulación eléctrica post lay-out