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2do Cuatrimestre de 2008
Guía de Ejercicios Nº7 – CMOS
1) ¿Cómo son las tensiones VDS en el circuito de dos transistores n-MOSFET de la Fig. 1?
□ VDS1 = VDS2
□ VDS1 > VDS2
□ VDS1 < VDS2
M1
VDD
M2
VG
0
Fig. 1
2) ¿A qué tensión final queda cargado el capacitor de la Fig. 2?
□ VC = VDD - VT
□ VC = VDD
□ VC = 0
M1
VDD
C1
0
Fig. 2
3) La tecnología CMOS casi no consume corriente durante el estado estacionario (sólo
pequeñas corrientes de fuga de gate). En cambio, durante la transición entre estados lógicos
existen dos mecanismos de consumo: 1) la carga y descarga de la capacidad de carga CL y 2)
cuando momentáneamente ambos transistores están conduciendo. En el primer caso la
potencia disipada debido a la carga y descarga de CL es
2
PQ  f  CL VDD
En el segundo caso, circula un pulso transitorio cuasi-triangular de corriente (Fig. 3) entre V+ y
GND a través de los transistores, disipando una potencia
T
1
PTRAN   I (t )V dt  t p  f  I MAX  V
T 0
Donde Δt = tiempo de transición, ΔV = V+- |VTN |-|VTP|, f es la frecuencia de transiciones, e IMAX
es la corriente que circula por el par NMOS/PMOS cuando VIN = VM.
Fig. 3
Para una tecnología de VDD = 2.5V, asumiendo tp = 0.1ns, CL = 20 fF y f = 400MHz, determine
VM, IMAX, PQ y PTRAN para los siguientes casos:
a) KN = KP = 100uA/V2, VTN = -VTP = 0.7V
b) KN = KP = 100uA/V2, VTN =1.0V, VTP.= -0.5V
c) KN = 50uA/V2, KP = 200uA/V2, VTN = -VTP.= 0.7V
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4) Dada una tecnología CMOS con VTN = -VTP = 0.7V, KN = KP = 100uA/V2, CL = 20 fF,
Δt = 0.1ns, y f = 400MHz determine PQ y PTRAN para los siguientes casos:
a) VDD = 3.3V
b) VDD = 1.8V
5) Para poder suministrar la corriente demandada por cargas externas al circuito integrado
generalmente se conectan varias etapas en cascada, como se ilustra en la Fig. 4. Suponga que
se tiene un circuito como el de la Fig. 4, donde los transistores de la segunda etapa tienen 4
veces más ancho que los de la primera etapa. La tecnología CMOS empleada tiene VDD = 3V,
L = 1.2 µm, tox = 17.3 nm, VTN = 0.9 V y VTP = -0.7V, con coeficientes intrínsecos K’N = 120uA/V2
y K’P = 50uA/V2. Asumiendo que los anchos de la primera etapa son W N = 3 µm y W P = 6 µm,
determine:
a) El umbral de conmutación VM.
b) La capacidad de carga CL que la segunda etapa le representa a la primera:
2
2  OX
2 0.0345fF /  m
CL  CGSp  CGSn  COX  (area p  n ) 
 (Wp  n  L) 
 (Wp  n  L)
3
3 tOX
3
tOX
c) El tiempo de conmutación tp.
d) PQ y PTRAN para f = 100MHz
Fig. 4
6) En la mayoría de los circuitos lógicos la información digital se almacena en capacitores
MOS, como se ilustra esquemáticamente con C1 en la Fig. 5. La conexión entre este capacitor
y el inversor de lectura se realiza mediante una llave analógica cuasi-ideal SW1 (que en la
práctica generalmente se implementa con MOSFETs). Los parámetros de los MOSFETs de la
Fig. 5 son KN = KP = 50uA/V2, VTN = -VTP = 0.8V, y la capacidad de entrada del inversor es
C2 = 15 fF. Inicialmente, el inversor está en el estado VG = 0 V y C1 está cargado con 3V
(estado lógico 1). Al cerrarse la llave SW1 la carga de C1 se redistribuye entre C1 y C2, un
nuevo valor de tensión aparece en VG, y Vout cae a un valor inferior al inicial. Asumiendo VDD =
3.6V, determine:
a) El valor de VG que resultará luego de cerrarse SW1.
b) La corriente inicial de descarga de CL en el instante t = 0+ (Vout = VDD).
Fig. 5
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7) Determinar qué función lógica permiten implementar los siguientes circuitos CMOS:
Fig. 6.a
Fig. 6.b
Fig. 6.c
8) Determine cuál es el circuito CMOS que permite implementar las siguientes funciones
lógicas:
a) Z = A · (B + C)
b) Z = D + A · (B + C)
c) Z = (A + B) · (C + D)
d) Z = A · B · C + D · E
e) Z = (A + B + C) · (D · E)
9) El proceso de fabricación CMOS de tecnología L = 0.5 µm consta básicamente de las etapas
ilustradas en la animación interactiva http://jas.eng.buffalo.edu/education/fab/invFab/index.html,
a lo que se le agrega (entre otras cosas) un segundo nivel de contacto en metal (Metal2).
Sabiendo que en las Figs. 7.a, 7.b y 7.c el sustrato de la oblea es de tipo P, que el proceso es
de tecnología L = 0.5 µm, y que el código de colores utilizado es:









Rosa: Zona de deposición N (“N Well”).
Gris claro: Zona de dopado P+ o N+.
Rojo: Capa de Polisilicio.
Verde: “Activo” (Active Area, ver en el detalle
de la animación).
Azul: Metal de nivel 1 (capa inferior de metal).
Gris oscuro: Metal de nivel 2 (capa superior de
metal) - (ver Fig. 7.c).
Celeste: Zonas de contacto Metal 1 con zonas
de dopado P+ y con zonas de dopado N+.
Negro: Vía Activo-Metal1 (contacto vertical).
Blanco: Vía Metal1-Metal2 (contacto vertical) (ver Fig. 7.c).
a) Identificar cada uno de los transistores (terminal Gate, Drain, Source y Bulk) en las
Figs. 7.a, 7.b y 7.c.
b) Identificar las líneas de +V y 0 Volts.
c) Realizar el diagrama del interconexionado de los transistores.
d) Determinar la función lógica que corresponde a cada circuito.
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OUT
IN
Fig. 7.a
INB
OUT
INA
INB
INA
Fig. 7.b
OUT
Fig.7.c
10) El sumador de un bit ilustrado en la Fig. 8 se ha implementado como se indica en la Fig. 9,
de acuerdo al mismo proceso y código de colores que en el ejercicio 8. Notar que al colocar
dos celdas elementales como las de la Fig. 9 una arriba de la otra, las conexiones Cin y Cout
quedarán automáticamente interconectadas, lo que pemite una modularidad y sencillez en el
diseño.
a) Identificar en la Fig. 9 cada una de las compuertas y su respectivo
interconexionado.
Fig. 8
Cin
A
S
B
Fig. 9
Cout
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11) Dos transistores en paralelo con el mismo largo de canal (L1 = L2) pueden analizarse como
un único transistor equivalente con LEQ = L1 y W EQ = W 1 + W 2. Dos transistores en serie con W 1
= W 2 pueden analizarse como un único transistor con LEQ = L1 + L2 y W EQ = W 1. Dados los
layouts de la Fig. 9,
a) Sintetizar el circuito CMOS de una compuerta NOR y una compuerta NAND, ambas de tres
entradas.
b) En las Fig. 9 se observan los layouts de estas compuertas (no necesariamente en el orden
anterior). Identificar qué layout corresponde a cada compuerta, indicando todos los transistores,
sus terminales, los contactos ground y VDD, las entradas y la salida de cada compuerta.
c) Para una compuerta NOR de tres entradas cargada con un capacitor CL y considerando los
modelos de W y L equivalentes resultantes de la asociación serie y paralelo de los transistores,
construya una tabla donde se muestre el valor de las entradas, el valor de salida y el valor de la
corriente que circulará por la Red N y la Red P en cada carga/descarga del capacitor. Asuma que
la carga inicial de CL es tal que forzosamente éste debe cargarse o descargarse en cada caso.
¿Cuál es la menor corriente para una transición 0 - 1? ¿Y para una transición 1 - 0? (Datos: k'n =
50 μAV-2, k'p = 25 μAV-2, Wn = 4 μm, Wp = 2 Wn, Ln = Lp = 1 μm, VTn = 1 V, VTp = -1 V, VDD = 5
V, CL = 10 fF).
d) Para el análisis de tiempo de transición de compuertas éstas pueden representarse como un
Inversor CMOS equivalente, donde las dimensiones de los transistores son tales que contemplan
la menor corriente durante las transiciones 0-1 y 1-0. Calcule tPHL y tPLH para la compuerta NOR
del inciso (c). ¿Son estos tiempos iguales? En caso negativo, ¿qué haría para igualarlos?
Fig. 9
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