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Problemas de CIRCUITOS INTEGRADOS
3o Ing. Telecomunicación.
Curso 2004-2005.
Tema 2-1
TEMA 2
1: Describa brevemente el proceso de fabricación de una tecnología CMOS n-well básica
indicando el orden en que se realizan las diferentes operaciones y las máscaras empleadas.
Repita para una tecnología p-well. (1); EX-10/03/98, EX-11/09/98, EX-16/09/00, EX-25/01/01, EX-15/02/02, EX-23/03/02,
2: Repita el problema anterior ayudándose de dibujos del layout de un inversor CMOS, y de
dibujos de las secciones de los transistores en direcciones paralela y perpendicular al flujo
de portadores. Para el caso p-well, indique sólo las diferencias con respecto al caso n-well.
(1b); EX-18/09/02.
3: Realice una lista de las máscaras empleadas en el proceso de fabricación CMOS n-well
básico, en el orden en que son empleadas, y describa muy brevemente la función de cada
una de ellas. (1c); EX-30/01/03, EX-10/07/03.
4: La tabla de la izquierda contiene 24 “acciones” correspondientes a un proceso simplificado
de fabricación de circuitos integrados CMOS de tres metales. La tabla de la derecha
contiene las 11 máscaras principales necesarias. Ordene las 24 acciones de manera que
reproduzcan la secuencia de realización. Para cada una de ellas, indique si es o no es
selectiva en área, y para las que lo sean, indique y explique brevemente qué máscara(s) y/o
estructuras físicas previamente creadas se utilizan para definir las áreas en las que la acción
es o no es efectiva, y cuál es el efecto final. (1d); EX-16/06/04.
deposición de óxido poly-metal_1
eliminación de óxido metal_2-metal-3
crecimiento óxido de puerta
crecimiento capa epitaxial
deposición de óxido metal_1-metal_2
deposición de pasivación
eliminación de metal_2
deposición de metal_1
eliminación de pasivación
eliminación de polisilicio
implantación de campo p+
creación de pozos (wells)
deposición de polisilicio
eliminación de metal_1
deposición de metal_3
eliminación de óxido metal_1-metal_2
implantación p+
eliminación de metal_3
implantaciones de campo n+
implantación n+
oxidación campo
deposición de óxido metal_2-metal-3
eliminación de óxido poly-metal_1
deposición de metal_2
METAL_1
POLISILICIO
METAL_3
METAL_2
PASIVACIÓN
ZONA ACTIVA
CONTACTO
WELL
VÍA_1
IMPLANTACIÓN N+
VÍA_2
5: Se dispone de un conjunto de máscaras que describen completamente cierto circuito
integrado diseñado en una tecnología CMOS estándar de tres metales. Suponga que es
usted el encargado de controlar la producción del circuito a partir de dichas máscaras.
Indique una por una la secuencia de acciones que realizaría, explicando cuando
corresponda cómo y para qué utilizaría cada una de las máscaras del conjunto. Conjunto de
máscaras: {WELL, ZONA_ACTIVA, POLISILICIO, IMPLANTACIÓN N+, CONTACTO, METAL_1,
VÍA_1, METAL_2, VÍA_2, METAL_3, PASIVACIÓN}. (1e); EX-03/09/04.
6: Para un transistor NMOS y otro PMOS, en una tecnología n-well, dibuje las secciones
transversales que se obtendrían en las direcciones de la longitud y la anchura del canal. (1f);
EX-18/09/99, EX-16/09/00, EX-25/01/01,
7: Dibuje los “layouts” de un transistor nmos y otro pmos, incluyendo regiones de contacto a
sus respectivos sustratos. Emplee para ello rectángulos en las capas de well, zona_activa,
polisilicio, implantación_n+, contacto, y metal_1. Identifique los terminales y relacione
las geometrías de los transistores (anchura y longitud, áreas y perímetros de drenador y
fuente) con las dimensiones que aparezcan en el layout. (1g); EX-15/02/02.
8: La figura muestra los “layouts” de dos transistores NMOS con razones geométricas muy
dispares (W/L >> 1 y W/L << 1), plegados para un mejor aprovechamiento del área. Dibuje
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las secciones verticales en las direcciones A-B y C-D indicadas. (2); EX-15/03/96.
A
A
Área activa + Implantación-N
Polisilicio
Metal-1
C
D
Contacto
C
D
B
B
9: La figura muestra dos posibles “layouts” de un transistor NMOS en tecnología n-well. ¿Son
ambos correctos?. Explique porqué. Dibuje las dos secciones verticales que indican las
líneas punteadas, para cada estructura. (2b); EX-11/03/99.
Polisilicio
Zona activa
Implantación n+
Metal-1
A
B
Contacto
10: Dibuje el “layout” completo de un inversor CMOS típico en una tecnología n-well,
empleando las capas de well, zona activa, polisilicio, implantación_n+, contacto, metal_1,
vía_1, y metal_2. Las tensiones de polarización deben llegar en metal_2, y tanto la entrada
como la salida del inversor en metal_1. Identifique todos los terminales necesarios (entrada
Vi, salida Vo, polarización positiva VDD y polarización negativa VSS). Indique sobre el
layout las geometrías (W y L) de cada uno de los transistores. Exprese los valores
geométricos de las regiones de difusión (AD, AS, PD, PS, NRD, NRS) en función de
dimensiones indicadas en el layout. A continuación, dibuje los perfiles que se obtendrían
al realizar secciones verticales del inversor en direcciones paralela y perpendicular al flujo
de corriente, pasando por el centro de los canales de los transistores. Dibuje otra sección en
la que se vea el corte de un contacto entre polisilicio y metal_1. (5); EX-10/09/97, EX-10/09/02, EX15/09/03.
11: En algunos casos, conviene utilizar rangos de polarización distintos para las partes
analógica (VDDA, VSSA) y digital (VDDD, VSSD) de un circuito integrado de señal
mixta. Comente cómo es posible hacer esto en tecnologías CMOS convencionales, para el
caso n-well y el p-well. (3); EX-13/04/96.
12: Es frecuente utilizar un well polarizado debajo de los condensadores realizados con doblepoly en tecnologías CMOS analógicas para aislar la placa inferior del condensador del
ruido de sustrato. Dibuje una sección de esta estructura. Comente la posibilidad de usar una
lámina de difusión (por su mayor conductividad) para realizar el aislamiento de la
estructura con respecto al sustrato, en tecnologías CMOS convencionales. Extienda el
comentario al caso en que el condensador se realice con otros pares de láminas
conductoras. (4); EX-13/04/96.
13: En cierta tecnología el coste por oblea de 8 pulgadas de diámetro, procesada y cortada en
dados, es de 300 €. El coste de producción del conjunto de máscaras es de 20.000€. La
densidad media de defectos es de 0.7cm-2. Se desea producir 100.000 unidades operativas
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de un circuito integrado cuya área es de 10mm2. Suponiendo que las máscaras tengan vida
útil para toda la producción, obviando la pérdida de área en los bordes de las obleas, y
asumiendo un coste de testado de 0,50€ por dado, calcule el coste de producción por unidad
operativa. Repita para áreas del dado de 50mm2, 1cm2, 2cm2, y 5cm2. (6);
14: Cierto circuito integrado ha sido diseñado para disipar una potencia máxima de 800mW, y
cumple las especificaciones en el rango de temperatura (del dado) comprendido entre -25ºC
y 120ºC. La cápsula tiene unas resistencias térmicas de θjc y θca de 15ºC/W y 50ºC/W
respectivamente, sin disipador ni ventilador. Calcular el rango de temperaturas ambiente
en el cual el circuito cumplirá las especificaciones. ¿A qué temperatura se encontrarán el
dado y la superficie de la cápsula si la temperatura ambiente es de 50ºC? Suponiendo que
pudiéramos bajar el valor de θca mediante disipadores y ventiladores, ¿qué valor
deberíamos conseguir para que el circuito pudiera funcionar correctamente a 100ºC de
temperatura ambiente? (7);
15: Con las reglas de layout de que dispone, dibuje el layout de un inversor CMOS con
transistores de geometrías mínimas, procurando que el área ocupada sea la mínima posible.
¿Cuanto mide el inversor de altura y de anchura? (8);
16: Dibuje los layouts de una puerta nand-2 y una nor-2, empleando polisilicio para los nudos
de entrada y de salida. Emplee sólo el primer nivel de metalización. (9);
17: Con los valores de resistencia laminar y capacidades entre láminas de que dispone, calcule
las geometrías y dibuje los layouts de resistencias de 5KΩ realizadas con well, difusión n+,
difusión p+, y polisilicio. Emplee siempre anchura doble de la mínima permitida. Repita
para condensadores cuadrados de 1pF realizados entre polisilicio y metal-1, entre metal-1
y metal-2, y en “sandwich” de polisilicio, metal-1 y metal-2. Calcule también en cada caso
el valor del parásito capacitivo de la placa inferior del condensador. (10);
18: Explique porqué se dice que las tecnologías CMOS actuales son “tecnologías
autoalineadas”. Explique también cómo era antiguamente el proceso de fabricación, y
cuáles son las ventajas de la realización actual. (11); EX-22/06/02.
19: En un chip CMOS, ¿es lo mismo el (terminal de) sustrato de un transistor que el sustrato
del chip? Comente las posibles diferencias según estemos hablando de una tecnología nwell o p-well. Ayúdese de dibujos. (12); EX-02/03/00.
20: ¿En tecnologías CMOS, en qué se diferencian la anchura y la longitud efectivas de un
transistor con respecto a la anchura y longitud dibujadas en el layout? Explique brevemente
las razones de esas diferencias, y comente los fenómenos que las originan. (13); EX-15/02/02.
21: En un proceso de fabricación CMOS, ¿es posible siempre eliminar el efecto sustrato de los
transistores cortocircuitando la fuente y el sustrato de cada transistor, independientemente
del tipo de transistor (n-mos ó p-mos) y del tipo de proceso (n-well ó p-well)? (14); EX-22/06/02.
22: La figura muestra el layout de un bloque de circuito en una tecnología CMOS N-well.
Obtenga el esquemático y comente qué bloque es y cuáles son sus posibles aplicaciones.
Dibuje una sección transversal a lo largo de la línea punteada horizontal a-b. ¿Sería posible
realizar este mismo circuito en tecnología p-well? Razone la respuesta. Si no fuera posible
realizarlo en tecnologías p-well, proponga un circuito alternativo para la misma función.
(15); EX-10/03/97.
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Implantación N+
Polisilicio
a
b
Metal 1
Nwell
Zona Activa
Contacto
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