Download Tema 2.5 Temporización Módulo II Ingeniería de Sistemas Digitales

Tema 2.5 Temporización
Módulo II Ingeniería de Sistemas
Digitales
„
Tema 2.1 Introducción
Tema 2.2 Alimentación
Tema 2.3 Ruido
Tema 2.4. Señalización.
„
Tema 2.5 Temporización
„
Tema 2.6 Sincronización
Tema 2.7 Diseño Asíncrono
„
„
„
„
2.5 Temporización
„
„
5.1 Introducción
5.2 Elementos fundamentales de la temporización
– Propiedades temporales de los elementos de retardo
– Propiedades temporales de los elementos combinacionales
– Propiedades temporales de los elementos de almacenamiento
„
5.3 Temporización en lazo abierto
– Por flanco
– Por nivel
– Segmentación
„
5.4 Temporización en lazo cerrado
– Modelo
– Posición del lazo de control
„
5.5 Distribución del reloj
– Fuera del chip
– Dentro del chip
5.1 Introducción
„
„
Un método o técnica de temporización indica cuándo un transmisor
coloca un símbolo en la línea y cuándo el receptor debe muestrearlo
muestrearlo
¿Cuándo llega un nuevo símbolo?
Se necesita un método para codificar
La temporización puede ser
Periódica: los intervalos de colocación de nuevos símbolos tienen una
regularidad temporal
reloj local + desplazamiento reloj E y T
Aperiódica: los intervalos no son regulares . Se necesita una transición
explícita
•línea de temporización separada
•codificada en la propia línea (insensible al skew)
5.1 Introducción
„
Nomenclatura
– La temporización asociada con una señal se mide desde el 10% al 90%
– La temporización entre dos transiciones se mide desde el 50% de una al
50% de la otra
tdAB=tBj-tAi
twA=tA(i+1)-tAi
5.1 Introducción
„
fAn =
Señales periódicas de grado n: el retardo entre la -i ésima
transición y la (i+n)- ésima transición es una cte paro todo i
1
tA(i + n) − tAi
Grado 1
Grado 2
Dos señales periódicas con el mismo periodo se dice que están sincronizadas
El retardo medio entre dos señales sincronizadas se denomina skew
El retardo entre la transición esperada y la real se denomina jitter
Dos relojes A y B sincronizados con un skew fijo se denominan mesosíncronos
Dos relojes A y B que tienen casi la misma
frecuencia se denominan plesiosíncronos
2πtAB
∆fAB = fA − fB << fA φAB = tcicloA2
5.1 Introducción
„
La velocidad a la que se pueden enviar símbolos está limitada por
por
– el tiempo de subida del transmisor (t
(trise)
– la ventana de muestreo del receptor (tRSW) o tiempo de apertura (ta
(ta))
– el ruido de temporización
„
En ausencia de ruido:
tbit= trise+ ta
Tiempo que debe
El ruido amplía el tamaño del tbit Velocidad a la que un
permanecer estable
nuevo símbolo puede
para muestreo
colocarse
en
la
línea
skew y jitter
Un buen sistema de temporización debe gestionar ruido de forma eficiente que
permita al sistema operar sobre un rango amplio de frecuencias
5.1 Introducción
„
Podemos distinguir varios tipos de sistemas:
– Sistemas con reloj global:
global: totalmente síncronos. Problemas
„
„
„
Poco tolerantes al ruido, skew y retardos
La frecuencia depende del retardo máximo de todos los caminos
Sólo funcionan a ciertas frecuencias
– Sistemas segmentados:
segmentados: reloj individual para cada dato que se centra
en el “ojo” de la señal
„
„
„
„
Funciona muy bien si los datos se mueven en una dirección
Se necesita sincronización explícita para recircular
Menos sensibles al ruido
Frecuencia limitada por una cierta incertidumbre temporal (ruido)
(ruido)
Temporización en lazo abierto: no
Temporización en lazo cerrado:
se controlan los retardos del
sistema. Se diseña para el peor caso
se controlan los retardos del
sistema por control real
5.1 Introducción
Comparación de 2 técnicas de temporización
Opción A: lazo abierto
tbit=1/400Mhz=2.5ns
Cable datos ±100ps
Cable reloj ±100ps
Buffer B1 ±100ps ±50ps
Retardo del transmisor (reloj a salida) ±150ps ±50ps Buffer B4 ±400ps ±200ps
Retardo de muestreo del receptor (reloj a salida) ±100ps ±50ps
Sistema de reloj global. Se minimizan las fuentes de ruido mediante ajustes
El reloj de 400 MHz se transmite entre emisor y receptor sobre una LT
ajustada a ±100ps
5.1 Introducción
Opción B: lazo cerrado
Se miden las fuentes de
ruido y se cancelan
No requiere ajuste de
la línea de distribución
del reloj
B1
Cable datos ±100ps
Cable RClk ±100ps
Emisión Clk Buffer B1±50ps
Recepción Clk B1±50ps
Retardo del transmisor (datos a reloj RClk)
RClk) ±30ps ±50ps
Retardo de muestreo del receptor (datos a reloj RClk)
RClk) ±20ps ±50ps
El lazo realimentado se utiliza para centrar la fase del reloj Iclk en el ojo de Rclk
Insensible al skew del propio reloj
Sensible al skew y jitter entre líneas de datos y reloj de referencia
5.1 Introducción
B1 introduce ± 100ps ±50ps
B4 introduce ± 400ps ±200ps
5.1 Introducción
Incertidumbre temporal
A.-1.55ns (skew)+0.6ns (jitter)
=2.15ns
B.- 0.25ns (skew) +0.2ns(jitter)
=0.45ns
Sólo B<600ps
B1+B4+cable reloj
Se reduce a 100ps al
transmitirse RClk con los
Retardo de reloj a salida
datos
del emisor y receptor
Jitter en transmisión del
reloj
Variación del canal de
referencia al de datos
5.1 Introducción
„
„
La solución B funciona a
cualquier frecuencia (ruido <
margen)
La solución A sólo muestrea
en el centro del ojo a
frecuencias que den un nº
impar de medios bits en el
cable
6.25ns
Para tu=550ps y twire=6.25ns en lazo abierto
Maximo tbit
Mínimo tbit
twire − ( N − 1)tbit ≥ 0.5(trise + ta ) + tu
Ntbit − twire ≥ 0.5(trise + ta ) + tu
tu = skew + jitter
0.5((trise + ta ) + tu + twire
twire − 0.5((trise + ta ) − tu
≤ tbit ≤
N
N −1
2.5 Temporización
„
„
5.1 Introducció
Introducción
5.2 Elementos fundamentales de la temporizació
temporización
„
5.3 Temporizació
Temporización en lazo abierto
„
5.4 Temporizació
Temporización en lazo cerrado
– Propiedades temporales de los elementos de retardo
– Propiedades temporales de los elementos combinacionales
– Propiedades temporales de los elementos de almacenamiento
– Por flanco
– Por nivel
– Segmentació
Segmentación
– Modelo
– Posició
Posición del lazo de control
„
5.5 Distribució
Distribución del reloj
– Fuera del chip
– Dentro del chip
5.2 Elementos fundamentales de la
temporización
„
Propiedades temporales de los elementos de retardo
tdAY=tnAY+xktkAY + xjtAY
Retardo
nominal
jitter
skew
xk, xj∈[-1,1 ]
tkAY max. skew
tjAY max. jitter
tuAY=tkAY+tjAY
Entre dos relojes B y C
generados a partir de A
skew tkBC=tkAB+tkAC=2 tkAB
jiter tjBC=tjAB+tjAC=2 tjAB
5.2 Elementos fundamentales de la
temporización
Propiedades temporales de los elementos combinacionales
„
Retardo de contaminación tcij(s)
tcij(s) es el tmínimo para que la salida j realice su primera
transición en respuesta a una transición en i
„ Retardo máximo tdij(s)
tdij(s) es el tmáximo para que la salida j realice su última transición
en respuesta a una transición en i
„ Incertidumbre: es la diferencia entre el retardo máximo y el retardo de contaminación
contaminación
„Usualmente se habla de máximo (o mínimo) en 3 aspectos:
–Para todas las entradas posibles
–Sobre todos los caminos activos del circuito
–Para cualquier proceso, temperatura y variaciones del voltaje
5.2 Elementos fundamentales de la
temporización
las transiciones extras antes de estabilizarse se denominan azares ó glitches
El flanco de bajada de A causa un glitch en X
Composición de retardos
combinacionales
tdAC=tdAB+tdBC
tcAC=tcAB+tcBC
5.2 Elementos fundamentales de la
temporización
„
Propiedades temporales de los elementos de almacenamiento
– FF disparados por flanco
tcCQ retardo de contaminación
respecto del reloj
tdCQ:
tdCQ retardo del FF respecto del
reloj
offset de apertura (tao):
Retardo desde el centro de la
Setup: estabilidad de D antes del flanco de reloj apertura hasta el flanco de
Hold: estabilidad de D después del flanco de reloj subida del reloj
Apertura: ventana muestreo del FF
ts = 0.5ta − tao + trise / 2
th = 0.5ta + tao + trise / 2
ta = ts + th − trise
tao = 0.5(ts − th)
5.2 Elementos fundamentales de la
temporización
„
Latches sensibles por nivel
La apertura se referencia la
flanco de bajada del reloj
El retardo se referencia al
flanco de subida del reloj
FF construido con dos latches master-slave
El master determina el
tiempo de apertura
El slave determina el retardo
Para que funcione
tcCQmaster>thslave
5.2 Elementos fundamentales de
la temporización
„
FF de doble flanco
Hay que asegurar que la lógica combinacional tiene
tiempo de operar en ambos tramos del reloj
5.2 Elementos fundamentales de
la temporización
„
Diagrama de ojos
„
Es una superposición de las formas de onda de una señal durante muchos
ciclos alineadas según una referencia temporal común
El grosor vertical indica ruido en V
El grosor horizontal indica el jitter
o ruido en t
El tamaño de la apertura del ojo en
el centro del diagrama indica los
márgenes de voltaje y retardo para
muestrear la señal
tcy>=2tu+ta+trise
Pueden seleccionarse distintos márgenes: unos de
mayor t y otros de mayor V
2.5 Temporización
„
„
5.1 Introducció
Introducción
5.2 Elementos fundamentales de la temporizació
temporización
„
5.3 Temporizació
Temporización en lazo abierto
„
5.4 Temporizació
Temporización en lazo cerrado
– Propiedades temporales de los elementos de retardo
– Propiedades temporales de los elementos combinacionales
– Propiedades temporales de los elementos de almacenamiento
– Por flanco
– Por nivel
– Segmentació
Segmentación
– Modelo
– Posició
Posición del lazo de control
„
5.5 Distribució
Distribución del reloj
– Fuera del chip
– Dentro del chip
5.3 Temporización en lazo abierto
Un sistema síncrono respecto de un reloj común se dice que está en
lazo abierto si las relaciones de fase o retardo de las señales no se
controlan ni se ajustan para compensar posibles errores
Existen restricciones máximas y mínimas
del retardo que, entre otras cosas, son
dependientes del skew y del jitter
(incertidumbre transmisión del reloj)
En general es una solución muy poco eficiente porque los
ajustes se realizan para el caso peor
5.3 Temporización en lazo abierto
„
Temporización global por flanco
Todas las familias lógicas (SSI)
disponen de FF disparados por
flanco
Es la que se explica en los
cursos de diseño
Para que el circuito funcione con un determinado tciclo debe cumplirse:
Que el máximo retardo de la lógica combinacional sea menor que un
cierto límite superior
Que el mínimo retardo de la lógica combinacional sea mayor que un
cierto límite inferior
Dependientes de la incertidumbre del reloj
5.3 Temporización en lazo abierto
Depende del hold
φE : reloj con min incert
φL: reloj con max. incert
Restricción de retardo
mínimo:
tcCQ + tcAY >=tk+th
Restricción de retardo
máximo:
tdBY+tdCQ <= tcy-tk-ts
tciclo>=tdBY +tdCQ +tk+ts
El tciclo depende de la incertidumbre del reloj
Depende del setup
5.3 Temporización en lazo abierto
„
Temporización global por nivel
D
Q
A
LC
B
G
D
Q
G
Φ1
tk
Φ2
tw
Φ1
Φ2
B
tk
tcDQ + tcAB
tdDQ + tdAB
Mínimo retardo
tcAB+tcDQ>tk+th+tw
Máximo retardo tdDQ+tdAB ≤ tck –ts+tk
tcAB>tk+th+twtk+th+tw-tcDQ
tck≥
+ts-tk
tck≥tdDQ+tdAB+ts-
5.3 Temporización en lazo abierto
„
Con dos relojes
„
Se elimina la restricción de retardo mínimo y el efecto de la incertidumbre
incertidumbre
del reloj en el tciclo
Se necesitan dos relojes de fases no
superpuestas
Las señales entre
las dos particiones
no pueden
mezclarse
5.3 Temporización en lazo abierto
No deben mezclarse
„El ciclo de reloj tciclo queda dividido en 4 periodos: señales con distintos
– A.A.- tw1=φ
tw1=φ1=1
– C.C.- tw2 =φ
=φ2=1
B.B.- tno12 no superposició
superposición de φ1 a φ2
superíndices
D.D.- tno21 no superposició
superposición de φ2 a φ1
Los superíndices señalan el periodo de validez
„Limitaciones:
2
– A se estabiliza un tiempo tx antes del final de φ1
– Bf2 se estabiliza un tiempo despué
después tdAB, que puede ser despué
después del flanco
de subida de φ2, pero debe ser un tiempo ty>ts antes del flanco de bajada
de φ2
– C1 se estabiliza un tdDQ despué
después
– Df1 se estabiliza tdCD y debe ser antes del flanco de bajada de φ1 (ta>ts)
– Asumiendo que φ1=1 cuando llega Df1, A2 cambia tdDQ despué
después, y
debe cumplirse que sea antes del flanco de bajada de φ1
tciclo>=tdAB+tdCD+2tdDQ
5.3 Temporización en lazo abierto
También existe una restricción temporal en cada bloque individual
tdAB<=tw1+tw2+tno12-ts-tdCQ-tk=tciclo-tno21-ts-tdCQ-tk
tdCD<=tw1+tw2+tno21-ts-tdCQ-tk=tciclo-tno12-ts-tdCQ-tk
Un circuito de 2 relojes no superpuestos operará correctamente si además
para cualquier ciclo o lazo cerrado de lógica que cruza N pares de laches el
retardo total de la lógica combinacional cumple
tdN<=Ntciclo-2NtdDC
Para mostrar la insensibilidad de este sistema al retardo mínimo las figuras
se han dibujado como si todos los retardos de contaminación fueran 0
5.3 Temporización en lazo abierto
„
Efecto de la incertidumbre del reloj
„
La insensibilidad de este método al skew y al retardo mínimo está
está limitada
por el periodo de nono-superposición. Si el skew excede el periodo de no
superposición, un tardío φ1 puede superponerse con un temprano φ2, y es
necesaria una restricció
restricción de retardo mí
mínimo para cumplir los
requerimientos de tiempo de hold en el flanco de bajada de φ1
„
tcCD>=max(0, tk+th-tno12-tcCQ)
tcAB>=max(0, tk+th-tno21-tcCQ)
5.3 Temporización en lazo abierto
„
Relojes cualificados
B1 es válida cuando φ1=1
Bq1 es un reloj cualificado
-sigue a φ1 si B1=1
-0 cc
tkq incertidumbre entre φ1 y
B1
Usando un cualificador se reduce la lógica, el consumo, el
retardo y la capacidad de carga de B1
5.3 Temporización en lazo abierto
5.3 Temporización en lazo abierto
„
Algunos sistemas usan latches sensibles por nivel con una
única señ
señal de reloj
Se usan latches con
entradas de reloj sensibles
a baja
tno =0
tw=tciclo/2
La restricción de mínimo
retardo es significativa
tcCD>=max(0, tk+th-tno12-tcCQ)
tcAB>=max(0, tk+th-tno21-tcCQ)
tcCD>= tk+th-tcCQ
tcAB>= tk+th-tcCQ
2.5 Temporización
„
„
5.1 Introducció
Introducción
5.2 Elementos fundamentales de la temporizació
temporización
„
5.3 Temporizació
Temporización en lazo abierto
„
5.4 Temporizació
Temporización en lazo cerrado
– Propiedades temporales de los elementos de retardo
– Propiedades temporales de los elementos combinacionales
– Propiedades temporales de los elementos de almacenamiento
– Por flanco
– Por nivel
– Segmentació
Segmentación
– Modelo
– Posició
Posición del lazo de control
„
5.5 Distribució
Distribución del reloj
– Fuera del chip
– Dentro del chip
5.3 Temporización en lazo abierto
„
Sistemas segmentados
D
A
Q
Φ1
Q
≥ts
w
A
D
tk
tcCQ
tdCQ
Φ1
B
LC
x
y
w
B
y
x
tcAB
tdAB
tcktck-(tdCQ-tcCQ)
tcktck-(tdCQ+ tdAB-tcCQ -tcAB)
5.3 Temporización en lazo abierto
„
Para un correcto funcionamiento debe cumplirse
tcCQ + tcAB > th + tk
1
f max =
tdCQ + tdAB + ts − tk
tck ≥ tdCQ + tdAB + ts − tk
Y la frecuencia má
máxima serí
sería:
Para aumentar la frecuencia suele optarse por insertar flip
- flops
D
Q
Φ1
En este caso
A
LC1
A1
tk
f max =
D
Q
A1
LC2
B
D
Q
tk
1
tdCQ + tdAB / 2 + ts − tk
No es el doble
5.3 Temporización en lazo abierto
„
Otra alternativa: wavewave-pipelining
– La temporizació
temporización puede mejorarse generando un reloj para cada etapa,
centrado en el periodo de validez de los datos que llegan a esa etapa
– Dicho reloj se genera simplemente retrasando el reloj de la etapa
etapa
anterior
– Mientras no haya realimentació
realimentación, la frecuencia de salida del sistema
está
está limitada por la incertidumbre de cada etapa
El retardo nominal de las etapas afecta a la latencia,
pero no a la frecuencia
5.3 Temporización en lazo abierto
Elementos de almacenamiento de
doble flanco
En este caso tdAB>tciclo
tcCQ=tdDQ Los resultados en B son vá
válidos
tvB=tciclo>ts+th
tvB=tciclo-(tdAB- tcAB) >ts+th
Los datos en B empiezan a estar
estables un tiempo td despué
después
del flanco en φi
td= tdCQ+tdAB
tn φi+1 = tdCQ+ tdAB +1/2(tciclo+1/2(tciclo-(tdAB- tcAB))=
tciclo+ tdAB + tcAB)
tdCQ+1/2(
+1/2(tciclo+
Si el retardo nominal es múltiplo de tck,
tck, se
muestrea un número de ciclos después
φi+1 debe alinearse para
colocar la apertura dentro
del periodo de validez
tn φi+1 =td+1/2tvB
5.3 Temporización en lazo abierto
La frecuencia de sistema no está limitada por el retardo total de cada
etapa, sino por la incertidumbre de la temporización y las aperturas del
emisor y receptor
tvB=tciclotvB=tciclo-(tdAB- tcAB) >ts+th
>ts+th
tciclo>= tuAB+tu φi+1 +ts+th
tuAB
Si el retardo nominal es mayor de un ciclo hay dos opciones:
-Usar una línea con el retardo completo (el mismo flanco que
muestrea la etapa i muestrea la etapa i+1):
útil para sistemas con mucho jitter o sistemas con relojes aperiódicos
-Usar una línea con retardo tn φi+1
i+1 –Ntciclo:
útil para sistemas con relojes estables y periódicos
en este caso las líneas de retardo suelen tener menos incertidumbre
Existe más de un bit activo sobre un camino combinacional entre latches
consecutivos
5.3 Temporización en lazo abierto
„
Segmentació
Segmentación por nivel
Los latches son menos
efectivos que los FF para
reducir la incertidumbre
temporal
tciclo>=tuAB+tuA+tu φi+1+ts+th
mayor que para
temporización por flanco
Para centrar el flanco de bajada de φi+1 en el ojo de B, φi debe retrasarse
tn φi+1=tdCQ+ 1/2(tciclo+ tdAB + tcAB) +tw
5.3 Temporización en lazo abierto
„
Sistemas segmentados con realimentació
realimentación
Se requiere un sincronizador entre etapas del sistema
xi+2 se muestrea por φi+2 antes de la realimentació
realimentación (para reducir la incertidumbre)
2.5 Temporización
„
„
5.1 Introducció
Introducción
5.2 Elementos fundamentales de la temporizació
temporización
„
5.3 Temporizació
Temporización en lazo abierto
„
5.4 Temporizació
Temporización en lazo cerrado
– Propiedades temporales de los elementos de retardo
– Propiedades temporales de los elementos combinacionales
– Propiedades temporales de los elementos de almacenamiento
– Por flanco
– Por nivel
– Segmentació
Segmentación
– Modelo
– Posició
Posición del lazo de control
„
5.5 Distribució
Distribución del reloj
– Fuera del chip
– Dentro del chip
5.4 Temporización en lazo
cerrado
„
Modelo
„
Se trata de un mé
método diná
dinámico que mide el skew y la incertidumbre
de las señ
señales y los compensa mediante un lazo de control.
Un detector de fase
mide el error
Una lí
Un filtro
línea de retardo
instantá
instantáneo de una
o un oscilador
suaviza y
señ
señal (skew
(skew + jitter)
jitter)
variable ajusta el
promedia
retardo
estas medidas
Se usa mucho en
redes de
distribución de
reloj para añadir
buffers al reloj sin
introducir skew
5.4 Temporización en lazo
cerrado
∆φ=2π(tφI- tφo)/tciclo= π-2 π(td+tb)/tciclo
td=tdn+∆td
Si td+tb=tciclo/2
∆φ= π - 2πtciclo/2tciclo=0
„¿Dónde se puede colocar el lazo?
–1.1.- Alrededor del buffer de reloj, para reducir su skew
–2.2.- Alrededor de una señ
señal de referencia
–3.3.- Alrededor de cada señ
señal individual, para reducir el skew
propio de cada lí
línea
5.4 Temporización en lazo cerrado
„
Posició
Posición del lazo de control
1.- Alrededor del buffer de reloj, para reducir su skew
Problema: hay componentes temporales del skew fuera de control:
•Retardo de LT,
•Retardo de salida del T
•Offset de apertura del R
2.- Alrededor de una señ
señal de referencia
Se cierra el lazo alrededor de una réplica del camino de datos,
usando una referencia temporal
BClk tiene una temporización
idéntica a BD
RClk se centra el el ojo de BClk
PC y FRD son idénticos, para
cancelar el offset de apertura
Réplica del módulo que procesa AD
5.4 Temporización en lazo
cerrado
QClk se cierra a BClk con un
offset igual al de apertura tao
Así RClk tiene en cuenta el offset
de apertura
5.4 Temporización en lazo
cerrado
„
Fuentes de incertidumbre temporal canceladas:
–
–
–
–
–
„
Skew entre Tclk y un reloj de referencia
Retardo de salida del transmisor
Retardo del canal o mó
módulo
Skew entre RClk y un reloj de referencia
El offset de apertura del receptor
Fuentes de incertidumbre temporal no canceladas:
–
–
–
–
–
–
Skew entre los relojes que llegan a los distintos FF en el transmisor
transmisor
Jitter en el reloj del transmisor
Variaciones de FF a FF de ciclo a ciclo en el T y en el canal
Skew desde RClk a los FF receptores
Error de fase entre RClk y QClk
Variaciones de ciclo a ciclo y de FF a FF en la apertura
Solución: un lazo de control alrededor de cada línea
5.4 Temporización en lazo cerrado
– 3.3.- Alrededor de cada señ
señal individual, para reducir el skew propio
de cada lí
línea
Así se elimina la incertidumbre
debido a desajustes entre canales
RClk se centra en el ojo de BD
El comparador de fase utiliza
un FF idéntico a FRD
Si el reloj RClk es estable, la línea de retardo puede ajustarse con una secuencia
de entrenamiento
Si RClk es inestable, es necesario que haya transiciones periódicas en BD para
mantener RClk centrado en el ojo
5.4 Temporización en lazo cerrado
„
Elementos de control del lazo Oscilador controlado por voltaje
En los casos donde el reloj de referencia D sea muy inestable o no pueda
utilizarse, hay que usar un PLL que genere el reloj local
5.4 Temporización en lazo cerrado
„
Recuperació
Recuperación por sobremuestreo de reloj
El reloj no coincide
con los flancos
Muestreo a 3*f
El reloj coincide con los flancos
Con sobremuestreo de N*f, una cadena de M 1’s (0’s) repetidos se recuperará
como una cadena de x 1’s (0’s) NM-1<=x<=NM+1
En nuestro caso N=3
•Si M=1 2<=x<=4
•Si M=2 5<=x<=7
5.4 Temporización en lazo cerrado
„
„
„
Aunque cualquier sobremuestreo permite muestrear cada celda al menos una
vez, se necesita una frecuencia de al menos 3*f para determinar la
temporizació
temporización con suficiente resolució
resolución en el caso de que el muestreo coincida
con los flancos de la señ
señal
Se compara el punto de
Se elimina el jitter de alta frecuencia
muestreo con el anterior
Mediante un algoritmo se puede recuperar reloj y datos para determinar el nº de
bits que se sacan
Receptor de muestreo 3f
Se detectan las transiciones
Las transiciones votan para
determinar la mejor estimación
de la posición del reloj
La posición del flanco ganadora
se usa para seleccionar los bits
que saldrán por el mux
Ventana de 37 muestras (12 bits)
Cada ciclo el circuito saca 3, 4 o
5 bits y acepta otros tantos
2.5 Temporización
„
„
5.1 Introducció
Introducción
5.2 Elementos fundamentales de la temporizació
temporización
„
5.3 Temporizació
Temporización en lazo abierto
„
5.4 Temporizació
Temporización en lazo cerrado
– Propiedades temporales de los elementos de retardo
– Propiedades temporales de los elementos combinacionales
– Propiedades temporales de los elementos de almacenamiento
– Por flanco
– Por nivel
– Segmentació
Segmentación
– Modelo
– Posició
Posición del lazo de control
„
5.5 Distribució
Distribución del reloj
– Fuera del chip
– Dentro del chip
5.5 Distribución de reloj
„
„
La señ
señal de reloj debe distribuirse a todos los elementos de almacenamiento
almacenamiento
síncrono de un dominio de reloj, con un mí
mínimo skew y jitter.
jitter.
Problemas:
–
–
–
„
Variaciones en el retardo de cables
Carga de reloj no uniforme en el tiempo
Ruido
Distribució
Distribución fuera del chip
–Los cables se acercan má
más al ideal de
cable, y el problema se simplifica
–Hay que ajustar:
„ la longitud de los cables
No debe utilizarse un reloj global
„Los retardos de los buffers
•Sólo funciona a ciertas frecuencias
•Mayor sensibilidad al ruido
5.5 Distribución de reloj
„
Arboles de distribución de reloj
Hay que ajustar:
Los retardos de las LT
Los retardos de los drivers
En ocasiones, para ajustar los retardos
de las LT pueden añadirse drivers
Cables coaxiales
Se cortan con la
misma L
Tarjetas
Circuitos
Integrados
Cables impresos
Se suelen utilizar líneas
simples y bien terminadas
5.5 Distribución de reloj
„
Redes de distribución de fase cerrada
– En general los árboles de distribució
distribución son muy vulnerables
– Donde se necesite mucha precisió
precisión debe utilizarse una red en lazo cerrado
de osciladores de reloj.
Cada módulo (tarjeta) tiene
su propio oscilador de reloj
VCXO y su árbol de
distribución
El sistema completo se
bloquea en fase teniendo
módulos adyacentes que
intercambian relojes a
través de cables de longitud
conocida
No se cancela el skew dentro de cada módulo, pero sí entre módulos
5.5 Distribución de reloj
„
Distribución de reloj salfásica
„
Con una forma de onda perió
periódica las reflexiones de una terminació
terminación no ajustada
producen ondas estacionarias.
ej-. Terminación abierta
Esto permite distribuir el reloj sin skew
„
Vf(x,t)=Asen(wt+φ-x/v)
Vr(x,t)=Asen(wt+φ-2l/v+x/v)
Si elegimos φ=l/v(mod 2π)
VT(x,t)=2Asen(wt)cos((x-l)/v)
•La parte que depende de t tiene la
misma fase en todos los puntos de la
línea
•Todos los puntos (excepto los puntos
nulos) reciben una onda senoidal de
la misma fase
5.5 Distribución de reloj
„
Distribución de ida y vuelta
Hay que ajustar las líneas
inversa y directa
El tmedio de
llegada de FClk
y RClk es el
mismo para
todos los
módulos
•Si el retardo de la línea es corto comparado con trise, el reloj del sistema sería
una interpolación (sumar después del colocar buffers) de ambos relojes
•Si el retardo de la línea es largo debe usarse un lazo temporal con comparadores
de fase
También puede utilizarse como relojes segmentados
2.5 Temporización
„
„
5.1 Introducció
Introducción
5.2 Elementos fundamentales de la temporizació
temporización
„
5.3 Temporizació
Temporización en lazo abierto
„
5.4 Temporizació
Temporización en lazo cerrado
– Propiedades temporales de los elementos de retardo
– Propiedades temporales de los elementos combinacionales
– Propiedades temporales de los elementos de almacenamiento
– Por flanco
– Por nivel
– Segmentació
Segmentación
– Modelo
– Posició
Posición del lazo de control
„
5.5 Distribució
Distribución del reloj
– Fuera del chip
– Dentro del chip
5.5 Distribución de reloj
La distribució
distribución dentro del chip es un problema má
más complejo:
– Mayor nú
número de cargas (del orden de 100000)
– Cables muy resistivos
– Gran cantidad de ruido
„
Parámetros típicos
5.5 Distribución de reloj
„
Árboles de reloj dentro del CI
Las LT son lí
líneas RC
con pé
pérdidas
(retardo ≅l2)
Los niveles 1-5
tienen un fanout
2,4,2,4 y 4
Hay 256 drivers
en el nivel 6
Cada driver de nivel 6 carga los elementos de una región de 1 mm2
El cable más largo mide 4mm
En promedio hay 50000/256≅200 cargas de reloj/región ≅4pF
5.5 Distribución de reloj
Hay que ajustar los drivers de cada nivel al número de cargas que tienen
CI=250fF
Co1=2*(250+18
80)fF=4260fF
80)fF=4260fF
Retardo
driver
400ps
Ttotal=422ps+6*400ps=2.8ns
Ttotal=422ps+6*400ps=2.8ns
El problema de este árbol es que FF físicamente adyacentes pueden
recibir relojes de caminos disjuntos
Con una variación del 10% entre partes del árbol, la diferencia puede ser de
560ps y el sistema puede fallar debido a restricciones de retardo mínimo
5.5 Distribución de reloj
„
Distribució
Distribución de red
„
El skew de FF cercanos puede reducirse uniendo la salida de los
drivers de último estado en una red de 2 dimensiones.
El efecto es acercar el secuenciamiento de relojes cercanos
„
5.5 Distribución de reloj
„
Jitter en una red de distribució
distribución de reloj dentro del CI
Se debe fundamentalmente a:
variaciones en la alimentació
alimentación (puede ser lineal)
crosscross-talk
caí
caídas IR
oscilaciones LC
En general deben mantenerse tiempos de subida cortos
Por tanto los cables deben ser cortos
También disminuye utilizando señalización diferencial