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Escuela Politécnica Superior
Universitat de les Illes Balears
Ingenierı́a Técnica Industrial
18 de Junio de 2004
EXAMEN FINAL DE
INFORMÁTICA INDUSTRIAL
Primer Parcial
tiempo asignado: 2h 30’
(1,75P) P1. Se pretende convertir uno de los temporizadores del µC 8051 de Intel en otro tipo Watchdog con las siguientes
especificaciones:
a) Control interno y externo de puesta en marcha.
b) Control externo de parada.
c) Reinicialización/Limpieza por medio de un proceso que conste de dos pasos. Tras la realización de dichos
pasos, sólo si el tiempo transcurrido entre ambos ha sido menor o igual a t el timer se reinicializará.
d ) El desbordamiento/time out del timer simulará la generación de un reset.
Detallar en pseudocódigo las rutinas necesarias para cubrir con la funcionalidad descrita haciendo uso del menor
número de recursos posible. En particular, ningún timer a parte del directamente implicado puede ser utilizado.
(1,75P) P2. Suponer que disponemos de una red CAN 2.0A formada por tres nodos denominados A, B y C. El primero de
ellos tiene por objetivo la monitorización del color de los objetos que pasan por una cinta transportadora. Notar
que el modelo de color utilizado es el RGB (Red, Green and Blue)1 . En un determinado momento, el nodo B
solicita al nodo A información de color del último objeto que ha pasado por la cinta. Teniendo en cuenta que con
ese mensaje con identificador 16 debe ser posible tanto la solicitud de componentes individuales —R, G o B—
como de sus diferentes combinaciones, se pide:
a) Diseñar/Construir la trama remota enviada por el controlador al bus junto con su correspondiente respuesta.
Para el caso que nos ocupa, se solicita la componente de color G de dicho objeto cuyo valor es 72. Explicar el
significado y la función de cada campo y de cada bit de ambas tramas. Con el objetivo de facilitar el cálculo
del C ódigo de Redundancia Cı́clica, suponer que el valor del registro CRC RG justo antes del campo DLC
es 7ADCh para la primera trama y 2213h para la segunda.
b) Considerar que el nodo C está también interesado en la información proporcionada por el nodo A. Explicar
con detalle el proceso de detección y tratamiento de errores para la siguiente situación:
1) Se produce un fallo en la transmisión del primer bit de la trama de datos: el nodo A transmite al bus
un bit recesivo en lugar de un bit dominante.
2) Se produce a su vez un fallo en la monitorización del mencionado bit: el nodo A recibe del bus un bit
dominante en lugar del bit erróneo recesivo.
c) ¿Por qué crees que el bit RTR es recesivo para tramas remotas y dominante para tramas de datos?. Justifica
la respuesta.
(1,5P) P3. Responder a las siguientes cuestiones teóricas acerca del bus I2C:
a) Terminologı́a.
b) Desde un punto de vista lógico, ¿cuál es el número máximo de dispositivos que pueden conectarse al bus?.
c) ¿Qué tipo de transferencia de datos finaliza siempre con un Not Acknowledge en funcionamiento normal,
sin considerar errores?. ¿Qué podrı́a suceder si en esta situación el dispositivo/IC receptor generara un
Acknowledge?. Razona la respuesta basándote en algún ejemplo.
d ) Explicar la problemática existente a la hora de conectar un mismo IC repetidas veces al bus. ¿Qué solución están actualmente aportando los fabricantes de esos dispositivos?. Poner como ejemplo la EEPROM
24LC164 vista en clase de prácticas. ¿Cuál es tu opinión al respecto?.
1 Requiere
un byte por cada componente de color pudiendo ası́ identificar hasta un máximo de 224 colores diferentes.
1
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Ingenierı́a Técnica Industrial
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EXAMEN FINAL DE
INFORMÁTICA INDUSTRIAL
Segundo Parcial
tiempo asignado: 2h 30’
(1,5P) P4. Disponemos de una memoria RAM dinámica con una frecuencia de refresco de 50 KHz. El correspondiente
proceso de regeneración requiere 150 ns. Por otro lado, la duración de un ciclo de memoria es de 175 ns para
lecturas y del doble para escrituras. Sabiendo que de cada 5 operaciones 4 son lecturas, ¿qué porcentaje del tiempo
total de funcionamiento de la memoria debe dedicarse a los refrescos?. Contemplar todos los casos posibles.
(2P) P5. Considerar la jerarquı́a de memoria de dos niveles mostrada en la figura 1. Ésta consta de una memoria cache
on-chip con separación de datos e instrucciones, y de una memoria principal de 64 bits con capacidad de 2 MB.
La memoria cache de datos se caracteriza por una función de correspondencia directa, bloques de 2 palabras
ası́ como por un espacio de almacenamiento de 256 bytes. La memoria cache de instrucciones, por su parte,
teniendo una capacidad de 1 Kb utiliza un enfoque completamente asociativo con bloques de 4 palabras y
polı́tica de sustitución RANDOM. Se pide:
a) Esquematizar la estructura de las caches. ¿Cómo determinan que un determinado dato/instrucción se
encuentra o no en la cache?.
b) Suponer que tanto las instrucciones como los datos necesarios para ejecutar un determinado programa se
encuentran almacenados en memoria principal, concretamente entre las direcciones 00000 H y 00040 H (de
00000H − 0002FH datos y de 00030H − 00040 H instrucciones). Cada instrucción requiere la lectura de 0,
1 o 2 datos. Por simplicidad, supondremos que todas las instrucciones pueden ser codificadas con 64 bits.
Haciendo uso de la secuencia de sustitución aleatoria [0, 1, 3, 2, 3, 0 y 22 ], indicar qué accesos son aciertos
y cuáles son fallos, ası́ como el tipo de fallo, junto con el contenido parcial y final de ambas caches para el
flujo de ejecución [00030H , 00031H , 00037H , 00038 H , 00039 H , 0003FH , 00040 H , 00031 H , 00032H y 00034 H ].
¿Qué tasas de acierto y de fallo han sido obtenidas?.
Dirección
00030 H
00031 H
00032 H
00033 H
00034 H
00035 H
00036 H
00037 H
00038 H
Instrucción
I 00000H ,00004H
I
I 00005H , 0002DH
I
I 00027H ,00024H
I
I 00007H
I 00009H ,0000AH
I 00011H
Dirección
00039 H
0003AH
0003BH
0003CH
0003DH
0003EH
0003FH
00040 H
Instrucción
I 00025 H
I
I 00002 H , 00005 H
I 00003 H
I
I 00013 H
I 00026 H ,00002H
I 00007 H
c) Proponer un diseño de memoria principal con un factor de entrelazado de 2 utilizando chips DRAM de
tamaño 2K×16 bits. Detallar la estructura interna, y externa3 para el primero de los casos, de los mencionados chips conjuntamente con la de los módulos (DIMMs) y bancos de memoria. Para ello, tener en
cuenta que la verificación de la integridad de los datos se lleva a cabo mediante un código de paridad.
¿El diseño resultante es óptimo?, ¿por qué?. Si cabe, sugerir alguna mejora. Determinar, finalmente, la
capacidad real de la memoria comparándola con la teórica o útil.
2 Identificadores
3 Descripción
de lı́nea de cache.
de sus principales pines.
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Examen Final de Junio
Informática Industrial
µP
Cache
I
+
D
Memoria Principal
B0
...
Bn
Figura 1: Jerarquı́a de memoria de dos niveles con cache I + D y memoria principal entrelazada
(1,5P) P6. Responder a las siguientes cuestiones teóricas:
a) ¿Qué nuevas funcionalidades poseen los temporizadores del µC 6811 de Motorola con respecto a los del
8051 de Intel?.
b) ¿Qué es un RTC?. En referencia al clásico chip MC146818 de Motorola, ¿de qué forma garantiza, siempre
que se haga un uso correcto de sus recursos, el no solapamiento temporal de una lectura de la fecha/hora
del sistema con la actualización periódica de dichos datos?.
c) Enumerar las caracterı́sticas diferenciadoras a nivel de arquitectura de los µC PIC. ¿Cuál es el principio
básico que rige el diseño de su memoria de programa?. Razona la respuesta.
d ) Definir el concepto de hardware/software codesign.
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