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Estado actual y tendencias de futuro para el test
de circuitos de mixed-signal y RF
Daniel Arumí Delgado
Departamento de Enginyeria Electrònica
Universitat Politécnica de Catalunya

Abstract— Los circuitos integrados (ICs) de mixed-signal y RF
tienen una gran importancia, y la tendencia es que aumente su
utilización en un futuro. Estos ICs contienen cada vez más
componentes y son más complejos. Por este hecho, los circuitos de
mixed-signal y RF son difíciles de verificar, y con la evolución de
la tecnología, más lo serán en un futuro. De esta manera, es
necesario que se desarrollen metodologías de test capaces de
verificar estos ICs. Por esta razón, en este trabajo se describe el
estado actual del test para los circuitos de mixed-signal y RF.
Asimismo, se exponen cuales son los problemas y las limitaciones
más importantes para las metodologías de test existentes. Además,
se presentan las tendencias y alternativas que se pueden adoptar
en un futuro para mejorar las metodologías existentes y superar
las limitaciones actuales.
I. INTRODUCCIÓN
detectan los defectos en los circuitos. El hecho de que se
detecten en una etapa muy tardía dentro del proceso de
fabricación repercute directamente en los costes. Si estos
defectos se detectan muy tarde, se malgasta tanto tiempo como
recursos en continuar el proceso de fabricación de unos
circuitos que serán posteriormente descartados por
defectuosos, aumentando así el coste unitario de fabricación.
La calidad del test es otro factor importante, y es determinante
el reducir sus ineficiencias. El test que considera ciertos
circuitos defectuosos como buenos puede provocar una
pérdida de confianza del cliente, y posteriormente, repercutir
directamente en las ventas. Por otro lado, considerar
defectuosos circuitos que son correctos disminuye el yield del
proceso de fabricación, y por lo tanto, aumenta el coste
unitario de fabricación.
10,0E-3
1981
E
El coste del test es una parte importante dentro del coste de
fabricación. En el 1999 ITRS [3] se explicaba la problemática
del coste del test debido al su aumento relativo respecto al
coste total. La tendencia se basó en los circuitos que ocupaban
mayor segmento del mercado (microprocesadores), y auguraba
que este aumento seguiría en el futuro (ver Figura 1). Esta
tendencia se ha visto modificaba desde entonces. Por una
parte, no todos los sectores han seguido la misma tendencia.
Por otro lado, se ha conseguido mejoras en el test que han
permitido relajar esta tendencia, y el aumento relativo del
coste del test en muchas aplicaciones se ha relajado. Pese a
ello, no en todos los segmentos ha habido estas mejoras, y en
algunas aplicaciones el coste del test puede llegar a significar
hasta el 70% del coste total de fabricación [4].
Existe otro factor importante, el momento en el cual se
realizan el test, y consecuentemente, en qué momento se
1984
1987
1990
1993
1997
1999
2001
2003
2005
2008
2011
2014
1,0E-3
cost/tran
100,0E-6
Coste/transistor (cent$)
L test es una etapa muy importante dentro del ciclo de
producción de los circuitos integrados (ICs). El objetivo
del test es el de verificar si los circuitos fabricados
funcionan o no correctamente, en función de las
especificaciones con las que fueron diseñados [1]. El coste
total para fabricar ICs está directamente relacionado con el
coste de test [2], pero también con el tiempo necesario para
generar y aplicar el test y con la calidad de dicho test.
ASIC TESTER cost/tran
Micro tester cost/tran
10,0E-6
1,0E-6
100,0E-9
10,0E-9
1,0E-9
Año
Figura 1: Evolución del coste/transistor
El campo de los ICs analógicos, mixed-signal y RF no es una
excepción, y el test es también una etapa muy importante
dentro del proceso de fabricación. Es más, el coste de verificar
estos circuitos sigue siendo un reto. Es uno de los sectores
donde el coste relativo de test sigue aumentando. El auge que
ha tenido este sector y que se espera que siga teniendo en el
futuro viene dado gracias mayoritariamente al mundo de las
telecomunicaciones [5]. La demanda es tan alta y la evolución
de la tecnología tan rápida, que resulta necesario que se
desarrollen metodologías de test que sean capaces de verificar
de manera óptima este tipo de circuitos. Estas nuevas
metodologías deben desarrollarse de manera que se consiga
una buena relación de compromiso entre coste, tiempo y
eficiencia.
2
Dentro de este contexto, en este trabajo se presenta cual es la
situación actual del test para circuitos de mixed-signal y RF y
cuales son los retos a lo que se deberá hacer frente en un
futuro. De esta manera, el artículo se divide de la siguiente
forma: la sección II presenta brevemente la clasificación
clásica de los test según su orientación: test funcionales y test
estructurales. El estado actual del test para los circuitos de RF
y mixed-signal se expone en la sección III. La sección IV
resume los problemas y las limitaciones de las metodologías
de test existentes. La sección V resume las posibles
alternativas y estrategias de futuro para superar las
limitaciones actuales y finalmente, en la sección VI se
presentan las conclusiones.
II. TEST FUNCIONALES Y ESTRUCTURALES
Una de las maneras clásicas de clasificar los test es mediante
su orientación. De esta manera, se dividen en test funcionales y
test estructurales. Los test funcionales están orientados a las
especificaciones, es decir, este tipo de test se encargan de
verificar que los circuitos cumplen las especificaciones con las
cuales los circuitos fueron diseñados. Por otro lado, los test
estructurales son test orientados a defectos. Los diferentes
tipos de defectos que puede tener un circuito son modelados y
bien conocidos, de tal manera que al realizar el test no hace
falta verificar el funcionamiento del circuito, únicamente hay
que sensibilizar el circuito al fallo que se está verificando, y
observar si el circuito tiene este defecto o no.
III. TEST DE CIRCUITOS DE MIXED-SIGNAL Y RF
Los circuitos de mixed-signal y RF has evolucionado poco en
complejidad y tamaño en comparación a como han
evolucionado los circuitos digitales, los cuales reducen
continuamente sus dimensiones [2]. Por esta razón, las
técnicas de test para circuitos digitales, que en un principio
eran funcionales, dejaron de ser apropiadas. Los test eran
excesivamente complejos y se requería demasiado tiempo. Se
buscaron otras alternativas más eficientes para verificar los
circuitos. De esta manera, las metodologías actuales para
verificar circuitos digitales se basan en test estructurales, tales
como los de fallos (stuck-at, brigding, stuck-open), los test de
corriente (Iddq) y los test de retardo (delay test).
Por otro lado, pese a no haber reducido sus dimensiones con la
tecnología al mismo ritmo que los circuitos digitales, los
circuitos de RF y mixed-signal han evolucionado en otro
campo; el de las prestaciones (resolución, signal to noise ratio
–SNR- , ancho de banda). Por esta razón, todos los esfuerzos
por mejorar los test para este tipo de circuitos se han enfocado
hacia los test funcionales. Las mejoras más importantes no han
tenido lugar en las metodologías, que han permanecido
prácticamente invariantes, sino en los equipos o ATEs
(automatic test equipment) [2], los cuales han mejorado mucho
sus prestaciones tales como: la distorsión no-lineal, la
resolución, o el ancho de banda.
Los avances más importantes dentro de los ATEs para
circuitos mixed-signal han sido la autocalibración, la
adquisición de medidas mediante DSP y el la mejora de los
test plan. La calibración es necesaria, ya que la precisión de
los instrumentos está limitada por las variaciones entre
componentes y por sus variaciones con la temperatura, tiempo,
etc. La utilización del DSP ha permitido aumentar la cantidad
de datos procesados, la precisión, la flexibilidad, y
repetibilidad en el test.
Por el contrario, para circuitos de RF el ATEs más utilizado es
el analizador de espectros de RF basado en DSP. La señal de
RF de entrada es convertida en frecuencia mediante técnicas
de mezcla, de manera que se trabajo en el rango de frecuencias
del equipo. Esta señal se pasa a través de un atenuador y un
filtro que elimina las frecuencias que se encuentran fuera del
rango de trabajo del equipo. A continuación, la señal es
muestreada y convertida a digital mediante un ADC. El DSP
calcula el espectro de la onda utilizando la FFT y muestra el
resultado a la salida. Los datos calculados se almacenan para
poder procesarlos y calcular las medidas típicas, como
medidas típicas de parámetros S, figura de ruido y linealidad,
THD, etc.
IV. PROBLEMAS
A. Problema de coste
El problema más importante actualmente de los test de
circuitos de mixed-signal y RF es que son muy caros. Si
tenemos en consideración los diseños mixtos, la fracción de
los costes del test debido a la parte analógica o de RF,
considerando la proporción de área que ocupan, es más
importante que los costes debido al test de la parte digital. Las
razones fundamentales por las cuales se produce este hecho
son las siguientes [1]:
 Los ATEs para realizar el test para la parte analógica o de
RF son más caros que para los circuitos digitales
 Se requiere más tiempo para realizar el test
 No existen diseños estructurales de metodologías de test
para circuitos analógicos y RF.
Los ATEs para la parte analógica o de RF aumentan
continuamente su precio, ya que deben ser capaces de
evolucionar sus prestaciones al mismo ritmo que la tecnología
de los circuitos. Los circuitos mixed-signal y RF aumentan
rápidamente su velocidad, y también aumenta el número de
pines que necesitan para poder realizar el test. Todo esto
repercute directamente en el coste de los ATEs. En este caso,
no es tanto un problema a nivel tecnológico, sino a nivel de
coste, ya que si se sigue con la tendencia actual, en el futuro
los ATEs se podrán fabricar, pero serán tan caros que dejaran
de ser rentables y por tanto, dejará de ser económicamente
viable realizar el test. Este hecho se pone de manifiesto si se
consideran los datos del ITRS del 2001 [6]. La ecuación (1),
presenta la expresión para mostrar el coste “roadmap” de un
ATE:
Coste  b   (m  x)n
(1)
donde b expresa el coste del equipo para cero pins, m es el
coste incremental por cada pin, y x es el número de pins. La
3
Tabla 1 [6] presenta los valores de los diferentes parámetros
para cada tipo de ATE según el tipo de circuito para el cual
estén diseñados:
TESTER SEGMENTS
High-performance
ASIC/MPU
Mixed-Signal
DFT tester
Low-end
μcontroller/ASIC
Commodity Memory
RF
b (k$)
m($)
x
250-400
2700-6000
512
250-350
100-350
3000-18000
150-650
128-192
512-2500
200-350
1200-2500
256-1024
200+
200+
800-1000
50000
1024
32


Tabla 1: Coste de los parámetros de un ATE
Pese a que no hay excesivas diferencias para el coste inicial
entre los diferentes ATEs (parámetro b), se observa como el
coste incremental por pin para los ATEs de Mixed-Signal y RF
es muy alto en relación a los demás. Pese a que se espera que
una disminución del coste por pin, la tendencia para los ATEs
de Mixed-Signal y RF es que aumenten el número de pins, tal
y como se puede observar en los datos de la Figura 2 y de la
Tabla 2, extraídos del ITRS2003 [4]. Este aumento es tan
importante que la disminución del coste por pin no podrá por
si solo compensar el aumento del coste debido al mayor
número de pins. El coste de los ATEs. es un handicap
importante para las próximas tecnologías [7].

El test es difícil por el número limitado de nodos que son
accesibles desde el exterior.
La presencia de variaciones estadísticas de los procesos
de fabricación, provocando una dispersión en el
comportamiento alrededor de los valores nominales
Debido a estas dispersiones, la distribución de los
circuitos válidos puede solaparse con ciertas
distribuciones de circuitos defectuosos, creándose
regiones donde el test no es capaz de distinguir los
circuitos correctos de los defectuosos. Por tanto, es muy
importante eliminar estas zonas ambiguas, o en su defecto,
reducirlas al mínimo, ya que se espera que el mismatch (o
desapareamiento) aumente con la tecnología. Para poner
de manifiesto este hecho, la Figura 3 [8] se muestra la
evolución de la desviación estándar de la Vth en función
de la tecnología.
Existen problemas debido a la interacción entre los
subsistemas analógicos y digitales, especialmente debido
a la contaminación de ruido de los subsistemas analógicos
debido a las conmutaciones de la parte digital que se
filtran por el substrato [9-10].
18
16
Número de sites
14
12
10
Figura 3: σ(Vth) en función de la tecnología
8
6
Wafer test
Package test
4
2
0
2002
2004
2006
2008
2010
2012
2014
2016
2018
2020
Año
Figura 2: Roadmap para el número de sites
Mixed-Signal/RF SOC
x por site
Product
Functional (high-end)
5
Functional (low-end)
50
Structural
50
Analog/RF
60
Memory
50
b=150-400k$
m(k$)
2.5-7.5
0.5-2.5
0.5-1
8-30
0.9-1
Tabla 2: Coste del equipo para circuitos Mixed-Signal/RF
SOC
B. Problemas tecnológicos
Los problemas principales a los que se enfrentan el test para
circuitos mixed-signal y RF son los siguientes [1].
V. TENDENCIAS FUTURAS
La tendencia es la de mezclar partes digitales, analógicas,
RF/microondas y mixed-signal, utilizándose cada vez más los
SoC (System on Chip). Esta tendencia dirigirá los futuros
ATEs hacia una única plataforma que sea capaz de verificar
cualquier tipo de sistema, independientemente del tipo de
subsistema que pueda incluir. La primera generación de estos
equipos ya existe, pero se ha realizado con la combinación de
la tecnología puntera de cada sector. De esta manera, estos
equipos han necesito mucho capital y su coste ha sido
excesivo.
Por otra parte, la complejidad cada vez mayor de las
aplicaciones también forzará una especialización de los ATEs.
De esta manera, cada vez se centraran en aplicaciones más
específicas. Este aumento de la complejidad aumentará el
número de instrumentos dentro de un sistema de test, pero este
aumento del número de instrumentos deberá desarrollarse sin
que haya una penalización (o que ésta sea la mínima posible)
en el coste del test.
Como el coste y el tiempo necesario para realizar el test
mediante las técnicas actuales (test funcionales) no son
4
adecuados para las tecnologías futuras, se está intentando
desarrollar metodologías de test estructural, es decir,
orientados a defectos, de la misma manera como se realizan
los test en los circuitos digitales [2]. Esto presupone la
utilización de modelos de fallos y simulaciones de fallo, de tal
manera que se crea un diccionario de fallos, y al realizar el
test, en el caso de la presencia de un fallo, éste sea identificado
con uno de lo que se encuentran en el diccionario. Diversos
test estructurales han sido presentados, basados tanto en
modelos de fallos catastróficos como paramétricos, pero solo
en publicaciones académicas [11-12]. La mayoría de estos
avances no han sido utilizados todavía en la industria, debido a
que no hay un acuerdo sobre que modelo utilizar. Se espera,
por lo tanto, que las mejoras en estos modelos permitan crear
un Standard a seguir para que estas técnicas puedan ser
utilizadas en la industria en un futuro próximo.
Para circuitos de RF, la tendencia dentro de las estrategias de
test es cada vez verificar menos y antes. Hasta hace poco, se
realizaba un test a nivel de oblea, y después otro a nivel de
encapsulado. La idea es conseguir un proceso en el cual se
elimine uno de estos test, y solo sea necesario realizar un único
test, tal y como se muestra en la Figura 2 [13]. Esto permite
una reducción de costes, y al haber menos test, ahorrar tiempo.
Figura 1: Test para circuitos de RF
Por otra parte, se incrementará la utilización de la técnicas de
Design for Testability (DfT) [14]. Estas técnicas consisten en
considerar cada vez más el test durante el proceso de diseño,
de manera que éste se modifica para después facilitar su
verificación. Estas técnicas son habitualmente utilizadas en
circuitos digitales, sin embargo, y pese a que hay diferentes
trabajos publicados al respecto para circuitos de mixed-signal
y RF, todavía no es una práctica extendida. Entre las diferentes
propuestas se encuentran: añadir pines extra para el test, añadir
estructuras extras de test que aíslen y verifiquen
individualmente los diferentes bloques del sistema, analog
scan path techniques, circuitería extra para reconfigurar el
circuito en el modo test, etc [1]. El DfT permitiría aumentar la
observabilidad y controlabilidad del sistema, y por tanto,
superar el problema de la limitación de la accesibilidad de los
nodos. Además, reduciría el número de defectos no detectados
a nivel de layout, ayudaría a la monitorización y a la diagnosis.
Sin embargo, no todo son ventajas a la hora de introducir las
técnicas de DfT. Estas técnicas pueden afectar tanto al
consumo como a las prestaciones del circuito. Además,
introducir circuitería extra significa que un aumento del
tamaño, del coste y de la probabilidad de tener fallos. Por
tanto, siempre se deberá considerar estas cuestiones y llegar a
una relación de compromiso.
Buena parte del futuro de los circuitos de mixed-signal y RF
pasan también por desarrollar las técnicas BIST (build-in self
test) [1,9], es decir, añadir circuitería de manera que la
generación, captura y comparación de las señales necesarias
para llevar a cabo el test sea on-chip, siendo el resultado del
test una única señal pasa/no-pasa. El BIST se engloba dentro
del DfT, ya que es durante el diseño del circuito donde se ha
de añadir está circuitería encargada de realizar el test.
Actualmente existen ciertas propuestas BIST para aplicaciones
específicas, pero tienen todavía una aplicación bastante
limitada. Al seguir disminuyendo las dimensiones, se espera
que este campo sea importante en el futuro, ya que todo está
cada vez menos accesible. Especialmente adecuado será para
aquellos sistemas que engloben diferentes subsistemas, tales
como los SoCs. La evolución de estas técnicas permitiría
reducir la demanda de ATEs, mejorando los costes del test
debido al alto precio de estos equipos.
Otra fuente de investigación es la de la interacción entre las
partes analógicas y digitales: El reto consiste en poder
verificar los posibles fallos que se menospreciar debido a la
interacción de las partes analógicas y digitales. Hasta ahora, la
mayoría de estos defectos pasan desapercibidos, ya que los
algoritmos encargados de realizar el test consideran aparte el
subsistema analógico del digital. Para superar este problema,
se deberán hacer modificaciones en los algoritmos de manera
que se simulen ambos subsistemas a la vez para tener en
consideración su posible interacción. De todas maneras, no es
solo un problema a nivel de test, sino que a nivel de diseño,
también se están realizando modificaciones para disminuir esta
interacción [10].
Otra técnica en evolución es la de utilizar test paralelos para
reducir el tiempo, de una manera análoga a como se está
haciendo a la hora de verificar memorias y grandes volúmenes
de circuitos digitales.
Un campo importante es las herramientas de software, donde
diferentes mejoras se están investigando como por ejemplo:
Generadores automáticos de patrones de test (ATPG),
semejantes a los que se usan en el mundo digital, ya que los
programas de test actuales para mixed-signal se generan
manualmente, o el test waveform generation [1], esta técnica
determina qué tipo de test es el óptimo (dc, ac, transient) y que
medidas deben hacerse (tensiones, corrientes) para maximizar
la cobertura de fallos al menor coste posible.
VI. CONCLUSIONES
Los circuitos mixed-signal y RF tienen y tendrán un papel muy
importante en las tecnologías futuras. Sus prestaciones
5
mejoran rápidamente, y para asegurar el buen funcionamiento
de estos circuitos, deben desarrollarse paralelamente unas
metodologías de test adecuadas que sean capaces de verificar
estos circuitos. Las metodologías existentes permiten verificar
los circuitos de mixed-signal y RF, pero presentan serias dudas
sobre su viabilidad para las tecnologías futuras. Todo indica a
que se podrán fabricar ATEs capaces de verificar estos
circuitos. Por lo tanto, no es tanto un problema tecnológico,
sino económico, ya que para mantener un yield aceptable,
estos equipos serán muy caros, y el tiempo necesario para
realizar el test será excesivamente alto, de tal manera que el
coste más importante dentro de todo el proceso de fabricación
será el del test. Es necesario por tanto desarrollar nuevas
metodologías capaces de cumplir las especificaciones a un
coste aceptable.
Las tendencias parecen indicar que el futuro pasa por adoptar
las técnicas de test digitales para circuitos de mixed-signal y
RF. Esto significa adoptar los test estructurales y eliminar los
test funcionales, y adoptar técnicas de DfT y BIST que
permitan disminuir el coste del test. Por otra parte, cada vez
más se utilizan sistemas que tiene partes analógicas, digitales,
RF, microondas, hecho que producirá que los ATEs
evolucionen hacia una única plataforma capaz de verificar
cada uno de los subsistemas.
REFERENCIAS
[1]
[2]
[3]
[4]
[5]
[6]
[7]
[8]
[9]
[10]
[11]
[12]
[13]
[14]
G. Gielen and R. Rutenbar, “Computer-aided design of analog and
mixed-signal integrated circuits,” Proc. IEEE, vol. 88, pp. 1825-1854,
Dec. 2000.
A. Grochowski et al, “Integrated circuit testing for quality assurance in
manufacturing: history, current status, and future trends” IEEE
Transactions on Circuits and Systems II: Analog and Digital Signal
Processing, vol. 44, pp. 610-633, Aug 1997.
The International Technology Roadmap for semiconductors, 1999.
The International Technology Roadmap for semiconductors, 2003.
J.S. Kasten, B. Kaminska, “An introduction to RF testing: device,
method and system”; 16th IEEE VLSI Test Symposium,pp. 462-468,
April 1998.
The International Technology Roadmap for semiconductors, 2001.
W.R. Ortner, “How real is the new SIA roadmap for mixed-signal test
equipment?”; International Test Conference, pp. 1153, Oct. 1998.
E. Morifuji, et alt, “Future perspective and scaling down roadmap for
RF CMOS”, Symposium on VLSI Circuits Digest of Technical Papers,
pp. 165-166, June 1999.
Soma, M.; “Challenges and approaches in mixed signal RF testing”,
Tenth Annual IEEE International ASIC Conference and Exhibit, pp. 3337, Sept. 1997.
J.C.H. Lin, et al “State-of-the-art RF/analog foundry technology”;
Bipolar/BiCMOS Circuits and Technology Meeting, pp. 73-79, SeptOct 2002.
Soma, M, “An experimental approach to analog fault models”, Custom
integrated Circuits Conference, pp 13.6.1-13.6.4, 1991.
M. Sachdev, “A realistic defect oriented testability methodology for
analog circuits”, Journal of Electronic Testing, Theory and
Applications, pp. 265-276, 1995.
Strid, E, “Roadmapping RFIC test”,.Gallium Arsenide Integrated
Circuit (GaAs IC) Symposium, pp 3-5, Nov 1998
I. Hamadi, I.; K. Newman, K , “Mixed signal design and test education
for high quality packaging development”. Electronic Components and
Technology Conference, pp. 1524 - 1527 , May 2002