Download Sistemas en un Chip (SoC)

E.T.S. de Ingenieros de Telecomunicación
Diseño de Sistemas en Chip (SoC)
Sistemas en un Chip
(SoC)
Tema 1: Migrando hacia SoCs
9Evolución de las tecnologías
9Evolución de las metodologías
9Reutilización de diseños
ETSIT
Diseño de sistemas en chip (SoC), 4º - Roberto Sarmiento
La evolución tecnológica
So
C
Diseño de Sistemas en Chip (SoC), 5º - Roberto Sarmiento
®«Roberto Sarmiento Rodríguez»
1
E.T.S. de Ingenieros de Telecomunicación
Diseño de Sistemas en Chip (SoC)
Densidades de integración crecientes
1998
Asic - 0.35 μm
2003
SoC - 0.1 μm
So
Memory, I/O
P
™
™
™
™
C
Complejidad del diseño Î reutilización de diseños
Alta densidad de potencia
Necesidad de interconexiones de altas prestaciones y
eficiencia
Escalabilidad de la arquitectura de comunicaciones
Diseño de Sistemas en Chip (SoC), 5º - Roberto Sarmiento
Densidades de integración crecientes
Complejidad
58%
1.000
100
¡
10
0,1
x x
0,01
xx
x
1
So
diferencias
crecientes
!
0,1
0,01
1
x
10
Productividad
21%
x
x
C
0,001
0,0001
0,00001
2009
2007
2005
2001
2003
1999
1997
1995
1991
1993
1989
1987
1985
1983
0,001
Millones de
transistores/hombre-mes
100
10.000
1981
Transistores por chip (Millones)
Complejidad vs. Productividad
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Diseño de Sistemas en Chip (SoC)
Densidades de integración crecientes
Progresión tecnológica
Año 0
Año 1,5
x4
x2
¡
Año 6
Año 3
So
x16
Demanda creciente de
recursos humanos
!
C
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Evolución tecnológica: potencia
Elevadas densidades de potencia
Densidad de potencia (W/cm2)
10000
1000
Tobera cohete
Reactor nuclear
100
P6
10
Bebida caliente
386
So
Pentium® pro
C
486
1
1990
2000
2010
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3
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Diseño de Sistemas en Chip (SoC)
Evolución tecnológica: potencia
™
Intel VP Patrick Gelsinger (ISSCC 2001)
™
Al día siguiente
las acciones de
Intel bajaron un
8%
Power Density (W/cm2)
– “If scaling continues at present pace, by 2005, high speed processors would have
power density of nuclear reactor, by 2010, a rocket nozzle, and by 2015, surface of
sun”
– “Business as
10000
usual will not work
Rocket
in the future.”
Nozzle
So
1000
Nuclear
Reactor
100
C
8086
Hot Plate
10 4004
P6
8008 8085
Pentium® proc
386
286
486
8080
1
1970
1980
1990
Year
2000
2010
Diseño de Sistemas en Chip (SoC), 5º - Roberto Sarmiento
Salto creciente entre Computación vs. Comunicación
So
C
Diseño de Sistemas en Chip (SoC), 5º - Roberto Sarmiento
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4
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Diseño de Sistemas en Chip (SoC)
Salto creciente entre Computación vs. Comunicación
So
C
Taken from W.J. Dally presentation: Computer architecture is all about interconnect (it is now and it
will be more so in 2010) HPCA Panel February 4, 2002
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Costes de ingeniería no recursiva (NRE)
Design Costs
100,00%
Mask Costs
Mfg. Costs
Mfg.
Cost
90,00%
$10M
$9M
$8M
80,00%
$7M
70,00%
$6M
60,00%
$5M
50,00%
$4M
Mask
Cost
40,00%
$3M
30,00%
$2M
20,00%
Design
Cost
10,00%
0,00%
1995 (0.35um)
2003 (0.10um)
So
Mfg.
Costs
$1M
$0M
1995
(0.35um)
C
Mask
Costs
Design
Costs
1997
1999
(0.25um) (0.18um)
2001
2003
(0.13um) (0.10um)
Assumptions: 6M → 70M transistors, 3 mask spins, 250K Units,
transistor costs and productivity projected from the ITRS
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Diseño de Sistemas en Chip (SoC)
SoC Fab Process
So
Courtesy of Lucent
C
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Evolución tecnológica
™
1018 transistores fabricados en 2003
– 100 millones para cada persona del planeta
Global Semiconductor Billings
(Billions of US$)
200
So
150
100
50
0
1982
1984
1986
1988
1990
1992
1994
1996
1998
C
2000
2002
Year
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6
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Diseño de Sistemas en Chip (SoC)
Mercado de electrónica de consumo
375
Digital camcorders
Smart handheld devices
325
Information appliances
275
Digital still cameras
Units (Million)
Compressed audio players
So
225
Digital satellite set-top boxes
Digital cable set-top boxes
175
C
Digital television
Personal video recorders
125
DVD recorder deck
75
DVD play only
25
2001
2002
2003
2004
2005
2006
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Mercado de electrónica de consumo
Crecimiento del mercado
Microelectrónica: Influencia en los mercados
Telefónos
móviles
muy alto
alto
Chip
cards
Automóvil Estaciones
de trabajo
medio
bajo
TV
Analógica
bajo
Redes
LAN
WAN
Hogar
digital
So
PCs
medio
C
alto
Contenido en microelectrónica
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Diseño de Sistemas en Chip (SoC)
S-O-C Application Classes
Class
Data flow
Application
laser printers, Xterminals, routers,
bridges, image
processing
Interactive set-top boxes, video
video &
games, PDAs, portable
portable
info appliances
Processor
Requirements
Processes data and
passes it on. High
memory bw, high
throughput.
R3900,
Interactive, low
R4100/4300/4 cost, low power,
600, ARM
high throughput.
6xx/7xx, V851,
R4600, I960,
29k, Coldfire,
PPC (403, 605)
SH1/2/3
So
C
Piranha, ARM, mix of CPU power,
Classic
controllers, disk
MIPS, Cores
embedded controllers,
low cost, low power,
automotive, industrial
peripherals
control
MPEG2 High-end PDA
Time-constrained computing
systems.
encoding Set-top
Derivatives
Set-top Games
Video
MPEG1 Audio
z HQ Graphics Conferencing encoding &
VOD+
Video
Bridgin
g
Diseño de Sistemas en Chip (SoC), 5º - Roberto Sarmiento
Sistemas en un Chip
(SoC)
Tema 1: Migrando hacia SoCs
9Evolución de las tecnologías
9Evolución de las metodologías
9Reutilización de diseños
Diseño de sistemas en chip (SoC), 4º - Roberto Sarmiento
ETSIT
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Evolución del diseño microelectrónico
So
C
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Factores dominantes en el diseño
• TTM & shrinking
processes driving IC
design
• Cell based design
moving toward
digital IP increasing
abstraction
• Single chip solutions
• Physical effects &
increased design
count add need for
detail
Time-to-Market
Pressures
Abstract
Designer
So
Design
Methodologies
Tools & Flows
Increasing
Range
C
Detail
Shrinking Process
Technologies
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Diseño de Sistemas en Chip (SoC)
Metodología vs. tecnología
25-50K gates
2.0-1.5u
No Design Reuse
1988-1990
Challenge:
Gate-Level Simulation
Linchpin Technology:
Gate-Level Simulation
Place & Route
Multi-Million gates
0.35u-DSM
Reuse
100-200K gates
0.6-0.5u
Minimal Reuse
50-100K gates
1.0-0.8u
No Design Reuse
1995-1996
1991-1994
Challenge:
Managing Timing
Problem
Linchpin Technology:
Design Planing
Challenge:
Increase Productivity
Linchpin Technology:
Synthesis
Synthesis
RTL/Gate Simulation
Place & Route
1997Challenge:
Keep design pace
with process
technology
Linchpin Technology:
Reuse
System-level
algorithmic design
VC-authoring &
verification
So
C
Synthesis
RTL/Gate Simulation
Place & Route
RTL/Gate Simulation
Place & Route
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Transición a la Metodología SoC
™
™
De Area-Driven (ADD) a Timing-Driven Design (TDD)
De Block-Based (BBD) a Platform-Based Design (PBD)
SRAM
uP Core
uP Core
SRAM
ROM
Logic
Logic
Logic
ADD
TDD
Soft I/F IP
BBD
So
SRAM
MPEG
ROM
USB
MMC I/F
Flash
FIFO
C
Serial
Logic
PBD
Design Methodology
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Diseño de Sistemas en Chip (SoC)
Metodologías de diseño
So
C
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Resumen de características
Design Characteristics
TDD
BBD
PBD
5000 to 250 gates
150K to 1.5M gates
300K gates and greater
Design level
RTL
Behavioral/RTL
Architecture and VC
evaluation
Design team
Small, focused
Multidisciplinary
Multigroup,
multidisciplinary
Custom
Blocks in context,
custom interfaces
Interfacing to system
and bus
None
Opportunistic soft,
firm and hard
Planned firm and hard
Synthesis, gate
level architecture
Floor planning, block
architecture
Silicion-compatible
system architecture
Gates and memory
Functional, cluster,
cores
Virtual Components
(VC)
Bus architecture
None or custom
Custom
Standardized/multiple
application specific
Test architecture
None or scan
Scan/JTAG/BIST/
custom
Hierarchical, parallel
scan/JTAG/BIST/Custo
m
None
A/D, PLL
Functions, interfaces
RTL/gate
Bus functional to
cycle
accurate/RTL/gate
Mixed (ISS to RTL with
hardware and software)
Hard/soft functionality
and interfaces
Hard/soft interface only
Design complexity
Primary design
Design reuse
Primary optimization
focus
Primary design granularity
Mixed signal
Verification level
Diseño de Hardware/software
Sistemas en Chip (SoC), 5º - Roberto Sarmiento
co-verification
None
So
C
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TDD: Timing-Driven Design
™
™
™
™
™
Demasiados ciclos entre la
síntesis y el colocado sin
conseguir resultados
requeridos de área y tiempo
Grandes tiempos para re-spin
Crecimientos del tamaño del
circuito no previstos en las
últimas fases del proceso de
diseño
Continuadas re-optimizaciones
de área, potencia y retardos
Desarrollo de los vectores de
test demasiado tardíamente.
™
™
™
™
™
No se hace floorplanning a
nivel de puerta o RTL
Problemas para incorporar
códigos RTL que llegan tarde
Demasiados requerimientos
para la tecnología
Modelos no efectivos de la
infraestructura del chip (reloj,
test, potencia) para el
floorplanning
Mal uso de la lógica del datapath
So
C
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TDD: Timing Driven Design
™
™
™
™
™
DSM (Deep SubMicrom
Tech.) introduce problemas
en el manejo de las
interconexiones y su
modelado
Complejidad de los diseños
Time to market
™
™
™
™
Atacar antes los compromisos entre
verificación y diseño
Tener en cuenta el problema de las
interconexiones
Se usa una metodología más
centrada en el floorplan.
Se requieren herramientas que
permitan hacer el floorplanning y el
análisis de tiempos
Principal problema centrado en
transformar el código RTL en Silicio
Solución: adelantar las tareas de
diseño físico
So
C
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Diseño de Sistemas en Chip (SoC)
Ventajas e inconvenientes del TDD
So
C
Diseño de Sistemas en Chip (SoC), 5º - Roberto Sarmiento
BBD: Block Based Design
™
™
™
™
™
EL grupo de diseño se ha
especializado en un subsistema o
en alguna aplicación
Se necesitan varios grupos
trabajando en partes específicas
del diseño
Empiezan a existir problemas para
la creación de bancos de prueba
Problemas de interfaz entre los
subsistemas
Se empieza a pensar en bloques
diseñados en otras compañías
para acelerar el desarrollo de los
productos
™
™
Incremento en la
complejidad del diseño
Necesidad de reusar
algunos diseños
realizados con
anterioridad
So
C
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Diseño de Sistemas en Chip (SoC)
BBD: Block Based Design
™
Se hace un modelado del comportamiento a nivel de
sistema
– Se resuelven los compromisos entre el hardware y el software
– Se hace una verificación funcional hardware/software
Se particiona el sistema a nivel de bloques y se generan
los bloques RTL
™ Las funciones para reutilizar están pobremente
caracterizadas
™ El proceso de verificación se realiza extrayendo bancos
de prueba de la simulación a nivel de sistema
™ Herramientas necesarias:
™
So
C
– Herramientas de análisis algorítmico a nivel de sistemas y específicas
según la aplicación
– Herramientas para hacer el floorplan de cada uno de los bloques
– Herramientas que integren la síntesis con el diseño físico
Diseño de Sistemas en Chip (SoC), 5º - Roberto Sarmiento
Ventajas e inconvenientes del BBD
So
C
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Diseño de Sistemas en Chip (SoC)
PBD: Platform Based Design
Se pretende reusar los diseños realizados para otros
proyectos
™ Se aumenta la jerarquía de diseño
™ Las ventajas principales son:
™
–
–
™
Reduce el tiempo al mercado para el primer producto
Acelera el desarrollo de productos derivados
Síntomas para pasar de BBD a PBD
–
–
–
–
–
–
So
Varios grupos hacen bloques RTL con la misma función
Se están perdiendo mercados similares a pesar de la experiencia y los
recursos disponibles
Errores a nivel funcional requieren muchas iteraciones en el diseño
Los análisis post-mortems están demostrando que las soluciones
arquitecturales son sub-óptimas
Los procesos de test están necesitando mucho tiempo en las máquinas
de test
Los componentes virtuales (VC) existentes deben ser constantemente
rediseñados
C
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PBD: Platform Based Design
La metodología es exactamente la misma que con BBD,
pero se aumenta la productividad sobre la base de reusar
diseños ya pre-hechos
™ Dos áreas de trabajo:
™
– Block authoring
9
9
9
– Integración a nivel de chip
9
9
So
Los bloques se realizan con la metodología BBD, pero con interfaz
estándar y flexible
Se necesita hacer una estandarización de las interfaces y
Seguir un estilo de diseño de sistemas virtuales
C
Se centra en el diseño y verificación de la arquitectura y en la
interfaz entre bloques
La integración se realiza sobre una estructura de buses definida y
normalmente estándar
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Diseño de Sistemas en Chip (SoC)
PBD: Platform Based Design
Diseño con IPs (Intellectual Property, Propiedad Intelectual)
1
2
Idea
Librería de IPs
4
3
Selección de IPs
Realización del chip
I/O pads
Legacy
core
IP
core
Self-test
control
DSP
core
Interface
control
I/O pads
Memory
array
User-defined logic
I/O pads
CPU
core
Embedded
DRAM
1149.1 TAP controller
Librerías
disponibles a través
de Internet
So
El chip se ensambla
mediante programas
y ordenadores
C
Se envía a fábrica a
través de Internet
Diseño de Sistemas en Chip (SoC), 5º - Roberto Sarmiento
PBD: Platform Based Design
Librerías de IPs
1
2
3
4
5
Idea
Descripción de IP
Integración de
la librería de IPs
Síntesis de IP
Diseño físico
Programa
reutilización
6
5
So
C
2ª fase
4
1ª fase
6
Integración en el chip
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Diseño de Sistemas en Chip (SoC)
PBD: Platform Based Design
System on a Chip
(SoC) basado en:
9VC (Virtual
Components)
9IP (Intellectual
Properties) cores
So
C
Diseño de Sistemas en Chip (SoC), 5º - Roberto Sarmiento
Block Authoring: tipos de IPs
™
Soft cores (“code”)
– Descripción HDL
– Flexible: puede ser modificado para ajustarse a la aplicación
– Independiente de la tecnología: puede ser re-sintetizado en varias
tecnologías
– Riesgo de copia elevado, dificultad de protección
™
Firm cores (“code+structure”)
So
– Netlist a nivel de puerta listo para ser colocado y ruteado
– Desarrollado en una tecnología
™
Hard cores (“physical”)
–
–
–
–
–
C
Listo para incluir en el chip
Incluye layout y timing (totalmente dependiente de la tecnología)
Fácilmente protegido
La mayoría son procesadores y memoria
Se dispone de los vectores de test funcionales o vectores ATPG
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Diseño de Sistemas en Chip (SoC)
Block Authoring: tipos de IPs
Tipos de cores:
9Soft: en HDL
9Firm: código sintetizado
9Hard: en layout
Reusabilidad
So
Portabilidad
Flexibilidad
C
Más predecible
Mejores prestaciones
Menor tiempo al mercado
Mayor costo
Mayor esfuerzo de desarrollo
Diseño de Sistemas en Chip (SoC), 5º - Roberto Sarmiento
Block Authoring: Portabilidad de los IPs
™
La portabilidad está determinada por la
independencia de tecnología y por el formato de
los datos.
– El tipo de IP determina la independencia tecnológica
– Actualmente se usan formatos de datos estándar y privados
Formatos de dominio
público
C, C++, VHDL, Verilog
ASCII
EDIF, SPICE
SPICE
Formatos privados (proprietary)
So
Synthesizable “subsets”
BC/DC scripts, VCD, WGL
DEF, SPEF, ITL, NLDM, TLF, MMF
LEF, SPEF, GDSII
DEF = Design Exchange Format (Cadence)
SPEF = Standard Parasitic Extended Format (Cadence)
GDSII = Layout format (Cadence)
ITL = Interpolated Table Lookup cell-level timing model
(Mentor)
LEF = Layout Exchange Format (Cadence)
C
MMF = Motive Modeling Format (Viewlogic)
NLDM = Non-linear Delay Model (Synopsys)
TLF = Table Lookup Format (Cadence)
VCD = Verilog Change Dump (Cadence)
WGL = Waveform Graphical Language (TSSI)
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Diseño de Sistemas en Chip (SoC)
Block Authoring: Formas de proyectar un SOC
™ Para
una tecnología concreta
– Desarrollados “In-House”, aprovechamiento máximo de la tecnología
– Estrecha cooperación entre los desarrolladores de módulos y los
diseñadores de sistemas, o
– licencias cruzadas entre las partes
™ Desarrollo
de un componente concreto
So
– El que suministra el IP es diferente del que lo usa
‹ Suministradores de IPs (“Third party IP providers”)
– El suministrador del IP quiere vender el componente no la tecnología,
aunque haya profundos conocimientos tecnológicos incluidos en el IP
– Retos tecnológicos y legales importantes
‹ ¿se puede realizar con éxito?
‹ ¿quién garantiza que el IP funciona como se requiere?
‹ ¿quién es el “culpable” si el producto no funciona correctamente ?
C
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Integración a nivel de chip: buses
™
El sistema se integra mediante la conección con buses de todos los
IPs
Processor
Processor Memory Bus
Memory
“backside
cache”
Bus
Adaptor
Bus
Adaptor
™
I/O Bus
I/O Bus
Normalmente existen dos tipos de buses:
– Buses de procesador y memoria
– Buses de entrada/salida (I/O)
™
So
C
Los buses pueden ser dedicados (custom)
o estándares
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E.T.S. de Ingenieros de Telecomunicación
Diseño de Sistemas en Chip (SoC)
PBD: Platform Based Design
So
C
Diseño de Sistemas en Chip (SoC), 5º - Roberto Sarmiento
Integración a nivel de sistemas: buses
™
Los buses son la pesadilla en el diseño de SoCs
9 Variedad de
interfaces
dedicadas
9 Pobre separación
entre computación y
comunicación.
9 Complejidad de
diseño
9 Prestaciones poco
predecibles
So
C
Diseño de Sistemas en Chip (SoC), 5º - Roberto Sarmiento
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E.T.S. de Ingenieros de Telecomunicación
Diseño de Sistemas en Chip (SoC)
Integración a nivel de sistemas: buses
™
También puede utilizarse un único bus: Backplane Bus
Backplane Bus
Processor
Memory
I/O Devices
™
So
Este bus (backplane bus) se usa para:
– La comunicación entre el procesador y la memoria
– La comunicación entre los dispositivos I/O y la memoria
™
™
C
Ventajas: simple y de bajo coste
Desventajas: velocidad, el bus se puede convertir
en el cuello de botella
Diseño de Sistemas en Chip (SoC), 5º - Roberto Sarmiento
Network on a chip (NoC): Sonic
So
C
Diseño de Sistemas en Chip (SoC), 5º - Roberto Sarmiento
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Diseño de Sistemas en Chip (SoC)
Network on a chip (NoC): Sonic
So
C
Computer bus aproach
Diseño de Sistemas en Chip (SoC), 5º - Roberto Sarmiento
Network on a chip (NoC): Sonic
So
C
Communication bus aproach
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Diseño de Sistemas en Chip (SoC)
Network on a chip (NoC): Sonic
So
C
Diseño de Sistemas en Chip (SoC), 5º - Roberto Sarmiento
Ventajas e inconvenientes del PBD
So
C
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